Table 24. SSI timing — mast" />
參數(shù)資料
型號(hào)： MCF54418CMJ250
廠商： Freescale Semiconductor
文件頁數(shù)： 38/61頁
文件大?。?/td> 0K
描述： IC MCU 32BIT 256MAPBGA
標(biāo)準(zhǔn)包裝： 450
系列： MCF5441x
核心處理器： Coldfire V4
芯體尺寸： 32-位
速度： 250MHz
連通性： 1 線，CAN，EBI/EMI，以太網(wǎng)，I²C，智能卡，SPI，SSI，UART/USART，USB，USB OTG
外圍設(shè)備： DMA，PWM，WDT
輸入/輸出數(shù)： 87
程序存儲(chǔ)器類型： ROMless
RAM 容量： 64K x 8
電壓 - 電源 (Vcc/Vdd)： 1.14 V ~ 1.32 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x12b，D/A 2x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 256-LBGA
包裝： 托盤
Electrical characteristics
MCF5441x ColdFire Microprocessor Data Sheet, Rev. 8
Freescale Semiconductor
43
Table 24. SSI timing — master modes1
1 All timings specified with a capacitive load of 25pF.
Num
Description
Symbol
Min
Max
Units
Notes
S1
SSI_MCLK cycle time
tMCLK
15.15
—
ns
2
2 SSI_MCLK can be generated from SSI_CLKIN or a divided version of the internal system clock (f
sys).
S2
SSI_MCLK pulse width high / low
45%
55%
tMCLK
S3
SSI_BCLK cycle time
tBCLK
80
—
ns
3
3 SSI_BCLK can be derived from SSI_CLKIN or a divided version of the internal system clock (f
sys).
S4
SSI_BCLK pulse width
45%
55%
tBCLK
S5
SSI_BCLK to SSI_FS output valid
—
15
ns
S6
SSI_BCLK to SSI_FS output invalid
0
—
ns
S7
SSI_BCLK to SSI_TXD valid
—
15
ns
S8
SSI_BCLK to SSI_TXD invalid / high impedance
0
—
ns
S9
SSI_RXD / SSI_FS input setup before SSI_BCLK
15
—
ns
S10
SSI_RXD / SSI_FS input hold after SSI_BCLK
0
—
ns
Table 25. SSI timing — slave modes1
1 All timings specified with a capacitive load of 25pF.
Num
Description
Symbol
Min
Max
Units
Notes
S11
SSI_BCLK cycle time
tBCLK
80
—
ns
S12
SSI_BCLK pulse width high / low
45%
55%
tBCLK
S13
SSI_FS input setup before SSI_BCLK
10
—
ns
S14
SSI_FS input hold after SSI_BCLK
2
—
ns
S15
SSI_BCLK to SSI_TXD / SSI_FS output valid
—
15
ns
S16
SSI_BCLK to SSI_TXD / SSI_FS output invalid / high
impedance
0—
ns
S17
SSI_RXD setup before SSI_BCLK
15
—
ns
S18
SSI_RXD hold after SSI_BCLK
2
—
ns
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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