參數(shù)資料
型號： MCIMX31CVKN5D
廠商： Freescale Semiconductor
文件頁數(shù)： 78/118頁
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描述： IC MCU I.MX31 400MHZ 457TMAP
標(biāo)準(zhǔn)包裝： 152
系列： i.MX31
核心處理器： ARM11
芯體尺寸： 32-位
速度： 532MHz
連通性： 1 線，ATA，EBI/EMI，F(xiàn)IR，I²C，MMC/SD，PCMCIA，SIM，SPI，SSI，UART/USART，USB，USB OTG
外圍設(shè)備： DMA，LCD，POR，PWM，WDT
程序存儲器類型： ROMless
RAM 容量： 16K x 8
電壓 - 電源 (Vcc/Vdd)： 1.22 V ~ 3.3 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 457-LFBGA
包裝： 托盤
MCIMX31/MCIMX31L Technical Data, Rev. 4.3
62
Freescale Semiconductor
Electrical Characteristics
4.3.15.3
Interface to Sharp HR-TFT Panels
Figure 49 depicts the Sharp HR-TFT panel interface timing, and Table 48 lists the timing parameters. The
CLS_RISE_DELAY, CLS_FALL_DELAY, PS_FALL_DELAY, PS_RISE_DELAY,
REV_TOGGLE_DELAY parameters are defined in the SDC_SHARP_CONF_1 and
SDC_SHARP_CONF_2 registers. For other Sharp interface timing characteristics, refer to
images correspond to straight polarity of the Sharp signals.
Figure 49. Sharp HR-TFT Panel Interface Timing Diagram—Pixel Level
2 Display interface clock down time
3 Display interface clock up time
where CEIL(X) rounds the elements of X to the nearest integers towards infinity.
Tdicd
1
2
---T
HSP_CLK
ceil
2 DISP3_IF_CLK_DOWN_WR
HSP_CLK_PERIOD
---------------------------------------------------------------------------------
=
Tdicu
1
2
---T
HSP_CLK
ceil
2 DISP3_IF_CLK_UP_WR
HSP_CLK_PERIOD
----------------------------------------------------------------------
=
D1
D2
DISPB_D3_CLK
DISPB_D3_DATA
DISPB_D3_SPL
DISPB_D3_HSYNC
DISPB_D3_CLS
DISPB_D3_PS
DISPB_D3_REV
1 DISPB_D3_CLK period
IP26
D320
Horizontal timing
IP22
IP23
IP25
IP21
IP24
Example is drawn with FW+1=320 pixel/line, FH+1=240 lines.
SPL pulse width is fixed and aligned to the first data of the line.
REV toggles every HSYNC period.
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參數(shù)描述
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