- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄371108 > MH64D72KLH-10 (Mitsubishi Electric Corporation) 4,831,838,208-BIT (67,108,864-WORD BY 72-BIT) Double Data Rate Synchronous DRAM Module PDF資料下載
參數(shù)資料
| 型號： | MH64D72KLH-10 |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | 4,831,838,208-BIT (67,108,864-WORD BY 72-BIT) Double Data Rate Synchronous DRAM Module |
| 中文描述： | 4831838208位（67108864 - Word的72位），雙數(shù)據(jù)速率同步DRAM模塊 |
| 文件頁數(shù)： | 18/38頁 |
| 文件大?。?/td> | 326K |
| 代理商： | MH64D72KLH-10 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁當(dāng)前第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁
MITSUBISHI LSIs
MITSUBISHI ELECTRIC
MH64D72KLG-75,-10
4,831,838,208-BIT (67,108,864-WORD BY 72-BIT) Double Data Rate Synchronous DRAM Module
MIT-DS-0389-1.1
20.Nov.2000
Preliminary Spec.
Some contents are subject to change without notice.
18
AC TIMING REQUIREMENTS
(Component Level)
(Ta=0 ~ 70 , Vdd = VddQ = 2.5 ± 0.2V, Vss = VssQ = 0V, unless otherwise noted)
C
ns
15
10
15
10
CL=2
ns
15
8
15
7.5
CL=2.5
19
19
20
ns
+0.6
+0.5
DQS-DQ Skew(for DQS and all DQ signals)
tDQSA
ns
min(tCL,t
CH
min(tCL,
tCH
CLK half period
tHP
tCK
0.55
0.45
0.55
0.45
CLK Low level width
tCL
CLK cycle time
tCK
16
15
14
14
AC Characteristics
-10
-75
1.1
0.9
1.1
0.9
0.6
0.4
0.6
0.4
1.2
0.9
1.2
0.9
0.25
0.25
0.6
0.4
0.6
0.4
0
0
15
15
0.2
0.2
0.2
0.2
0.35
0.35
0.35
0.35
1.25
0.75
1.25
0.75
tHP-1.0
tHP-0.75
+0.6
+0.5
+0.8
-0.8
+0.75
-0.75
+0.8
-0.8
+0.75
-0.75
2
1.75
tCK
ns
ns
tCK
tCK
ns
ns
tCK
tCK
tCK
tCK
tCK
ns
ns
ns
ns
ns
ns
ns
0.6
0.5
0.6
0.5
tCK
0.45
0.55
0.45
+0.8
-0.8
+0.75
-0.75
+0.8
-0.8
+0.75
-0.75
Max.
Min.
Max.
Min.
Parameter
0.55
Read preamble
tRPRE
Read postamble
tRPST
tWPRE
Write preamble
tWPST
Write postamble
tWPRES
Write preamble setup time
Input Hold time (address and control)
tIH
tIS
Input Setup time (address and control)
tMRD
Mode Register Set command cycle time
tDSH
DQS falling edge hold time from CLK
tDSS
DQS falling edge to CLK setup time
tDQSL
DQS input Low level width
tDQSH
DQS input High level width
tDQSS
Write command to first DQS latching transition
tQH
DQ/DQS output hold time from DQS
tDQSQ
DQS-DQ Skew(for DQS and associated DQ signals)
Data-out-low impedance time from CLK//CLK
tLZ
tHZ
Data-out-high impedance time from CLK//CLK
tDIPW
DQ and DM input pulse width (for each input)
Input Hold time(DQ,DM)
Input Setup time (DQ,DM)
tDS
tDH
tCH
CLK High level width
ns
DQ Output Valid data delay time from CLK//CLK
tDQSCK
DQ Output Valid data delay time from CLK//CLK
ns
tAC
Notes
Unit
Symbol
O
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MH64D72KLH-75 | 4,831,838,208-BIT (67,108,864-WORD BY 72-BIT) Double Data Rate Synchronous DRAM Module |
| MH64S64APFH-6 | 4294967296-BIT (67108864 - WORD BY 64-BIT)SynchronousDRAM |
| MH64S64APFH-6L | 4294967296-BIT (67108864 - WORD BY 64-BIT)SynchronousDRAM |
| MH64S64APFH-7 | 4294967296-BIT (67108864 - WORD BY 64-BIT)SynchronousDRAM |
| MH64S64APFH-7L | 4294967296-BIT (67108864 - WORD BY 64-BIT)SynchronousDRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MH64D72KLH-75 | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:4,831,838,208-BIT (67,108,864-WORD BY 72-BIT) Double Data Rate Synchronous DRAM Module |
| MH64FAD | 制造商:MTRONPTI 制造商全稱:MTRONPTI 功能描述:8 pin DIP, 3.3 or 5.0 Volt, HCMOS/TTL Clock Oscillator |
| MH64FAD-R | 制造商:MTRONPTI 制造商全稱:MTRONPTI 功能描述:8 pin DIP, 3.3 or 5.0 Volt, HCMOS/TTL Clock Oscillator |
| MH64FAG | 制造商:MTRONPTI 制造商全稱:MTRONPTI 功能描述:8 pin DIP, 3.3 or 5.0 Volt, HCMOS/TTL Clock Oscillator |
| MH64FAG-R | 制造商:MTRONPTI 制造商全稱:MTRONPTI 功能描述:8 pin DIP, 3.3 or 5.0 Volt, HCMOS/TTL Clock Oscillator |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。