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參數(shù)資料
| 型號(hào)： | MK1574-01SLF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 4/10頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL FRAME RATE COMM 16-SOIC |
| 標(biāo)準(zhǔn)包裝： | 48 |
| 類型： | 時(shí)鐘/頻率合成器 |
| PLL： | 是 |
| 輸入： | 時(shí)鐘 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:3 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 8kHz |
| 除法器/乘法器： | 無/是 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-SOIC |
| 包裝： | 管件 |
MK1574
3.3 VOLT FRAME RATE COMMUNICATIONS PLL
CLOCK SYNTHESIZER
IDT / ICS 3.3 VOLT FRAME RATE COMMUNICATIONS PLL
3
MK1574
REV F 111605
Pin Descriptions
External Components
The MK1574 requires a minimum number of external components for proper operation. An RC network (see the
section “Loop Bandwidth and Loop Filter Component Selection”) should be connected between CAP1 and CAP2 as
close tot he device as possible. Decoupling capacitors of 0.01F should be connected between VDD and GND on
pins 2, 3, 5 and 7, as close to the device as possible. A series termination resistor of 33
may be used close to
each clock output pin to reduce reflections.
Pin
Number
Pin
Name
Pin
Type
Pin Description
1
ICLK
Input
Clock input. Connect to an 8 kHz clock input.
2
VDD
Power
Connect to 3.3 V.
3
VDD
Power
Connect to 3.3 V.
4
CAP1
Input
Connect to a ceramic capacitor and a resistor in series between this pin and
CAP2. Refer to the section “Loop Bandwidth and Loop Filter Component
Selection”.
5
GND
Power
Connect to ground.
6
CAP2
Power
Connect to a ceramic capacitor and a resistor in series between this pin and
CAP1. Refer to the section “Loop Bandwidth and Loop Filter Component
Selection”.
7
GND
Power
Connect to ground.
8
FS0
Input
Frequency select 0. Determines CLK outputs per table above.
9
8KOUT
Output
Recovered 8 kHz output clock. Can be low jitter, better duty cycle than clock
input.
10
CLK1
Output
Clock 1 determined by status of FS3:0 per table above.
11
CLK2
Output
Clock 2 determined by status of FS3:0 per table above.
12
CLK3
Output
Clock 3 determined by status of FS3:0 per table above.
13
FS1
Input
Frequency select 1. Determines CLK outputs per table above.
14
FS2
Input
Frequency select 2. Determines CLK outputs per table above.
15
NC
—
No connect. Do not connect anything to this pin.
16
FS3
Input
Frequency select 3. Determines CLK outputs per table above.
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PDF描述 |
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參數(shù)描述 |
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