參數(shù)資料
型號： ML66Q525A-NTB
廠商： LAPIS SEMICONDUCTOR CO LTD
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100
文件頁數(shù)： 347/516頁
文件大小： 2368K
代理商： ML66Q525A-NTB
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ML66525 Family User’s Manual
Chapter 17 USB Control Function
17 - 53
(42) EP1, 2, 4, 5 status registers (EP1, 2, 4, 5STAT)
Address
1A61, 1A62, 1A64, 1A65
Access type
R/W
D7
D6
D5
D4
D3
D2
D1
D0
After a reset
00
0000
00
After a bus reset
00
0000
00
Definition
00
0000
This register is valid only when the corresponding EP has been set for bulk or interrupt transfer.
EP1, 2, 4, 5 Receive packet ready bit (D0):
This bit can be made “0” by writing a “1” into bit D0. The asserting and de-asserting conditions of this
bit are as given below. The FIFOs of EP1, EP2, EP4, and EP5 have a 2-layer structure and also there are
independent packet ready bits for layer A and layer B. The switching between these two layers is done
automatically by USB controller.
Bit name
Asserting condition
Operation when asserted
EP1 Receive packet
ready (D0)
When an error-free packet is
received in either layer A or
layer B.
Can read the EP1 Receive FIFO. EP1 is locked
in the condition in which data packets have been
received by both layer A and layer B.
Bit name
De-asserting condition
Operation when de-asserted
EP0 receive packet
ready (D0)
When the bits of both layer A
and layer B are reset (when a
“1” is written in).
Reception can be made by EP1 when the bit of
either layer A or layer B has been reset.
[Note]
This bit is automatically de-asserted when received data in both layer A and layer B has all been
transferred by the DMA controller. (This bit is cleared automatically.)
EP1, 2, 4, 5 Transmit packet ready bit (D1):
This bit can be made “1” by writing a “1” into bit D1. The asserting and de-asserting conditions of this
bit are as given below. The FIFO of EP1 has a 2-layer structure and also there are independent packet
ready bits for layer A and layer B. The switching between these two layers is done automatically by
USB controller.
Bit name
Asserting condition
Operation when asserted
EP1 Transmit packet
ready (D1)
When the bits of both layer A and layer
B are set to “1”.
Transmission can be made from EP1 when
either layer A or layer B has been asserted.
[Note]
This bit is automatically asserted when as much data as the number of bytes specified by EP1, EP2,
EP4, EP5 and PLD has been transferred into both layer A and layer B by the DMA controller. (This bit
is set to “1” automatically.)
Bit name
De-asserting condition
Operation when de-asserted
EP1 Transmit packet
ready (D1)
When an ACK message is received
from the host for the data transmission
to either layer A or layer B.
EP1 is locked when transmit data has not
been prepared for both layer A and layer B.
[Note]
If this bit is set to “1” without writing data to the FIFO, a NULL packet will be transmitted.
EP Receive packet
ready (Read/Reset)
EP Transmit packet ready
(Read/Set)
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