參數(shù)資料
型號(hào)： MM912H634CM1AE
廠商： Freescale Semiconductor
文件頁數(shù)： 213/349頁
文件大?。?/td> 0K
描述： IC 64KS12 LIN2XLS/HS ISENSE
標(biāo)準(zhǔn)包裝： 250
應(yīng)用： 自動(dòng)
核心處理器： HCS12
程序存儲(chǔ)器類型： 閃存（64 kB）
控制器系列： HCS12
RAM 容量： 6K x 8
接口： LIN
電源電壓： 5.5 V ~ 27 V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP 裸露焊盤
包裝： 管件
供應(yīng)商設(shè)備封裝： 48-LQFP 裸露焊盤（7x7）
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MM912_634 Advance Information, Rev. 10.0
Freescale Semiconductor
290
Figure 101. SPI Clock Format 0 (CPHA = 0), with 16-Bit Transfer Width Selected (XFRW = 1)
In slave mode, if the SS line is not deasserted between the successive transmissions then the content of the SPI data register is
not transmitted; instead the last received data is transmitted. If the SS line is deasserted for at least minimum idle time (half SCK
cycle) between successive transmissions, then the content of the SPI data register is transmitted.
In master mode, with slave select output enabled the SS line is always deasserted and reasserted between successive transfers
for at least minimum idle time.
5.39.4.3.3
CPHA = 1 Transfer Format
Some peripherals require the first SCK edge before the first data bit becomes available at the data out pin, the second edge
clocks data into the system. In this format, the first SCK edge is issued by setting the CPHA bit at the beginning of the n(211)-cycle
transfer operation.
The first edge of SCK occurs immediately after the half SCK clock cycle synchronization delay. This first edge commands the
slave to transfer its first data bit to the serial data input pin of the master.
A half SCK cycle later, the second edge appears on the SCK pin. This is the latching edge for both the master and slave.
When the third edge occurs, the value previously latched from the serial data input pin is shifted into the LSB or MSB of the SPI
shift register, depending on LSBFE bit. After this edge, the next bit of the master data is coupled out of the serial data output pin
of the master to the serial input pin on the slave.
This process continues for a total of n edges on the SCK line with data being latched on even numbered edges and shifting taking
place on odd numbered edges.
Note:
211. n depends on the selected transfer width, please refer to Section 5.39.3.2.2, “SPI Control Register 2 (SPICR2)"
tL
Begin
End
SCK (CPOL = 0)
SAMPLE I
CHANGE O
SEL SS (O)
Transfer
SCK (CPOL = 1)
MSB first (LSBFE = 0)
LSB first (LSBFE = 1)
MSB
LSB
MSB
Bit 13
Bit 2
Bit 14
Bit 1
Bit 12
Bit 3
Bit 11
Bit 4
Bit 5
CHANGE O
SEL SS (I)
MOSI pin
MISO pin
Master only
MOSI/MISO
tT
Ifnext
tran
sfer
begins
he
re
for tT, tl, tL
Minimum 1/2 SCK
tI tL
tL = Minimum leading time before the first SCK edge
tT = Minimum trailing time after the last SCK edge
tI = Minimum idling time between transfers (minimum SS high time)
tL, tT, and tI are guaranteed for the master mode and required for the slave mode.
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
SCK Edge Number
End of Idle State
Begin of Idle State
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
Bit 10 Bit 9 Bit 8 Bit 7 Bit 6
Bit 4 Bit 3 Bit 2 Bit 1
Bit 6
Bit 5
Bit 7 Bit 8 Bit 9 Bit 10 Bit 11Bit 12Bit 13Bit 14
相關(guān)PDF資料
PDF描述
AYF213735 CONN FPC 0.2MM 37POS SMD R/A
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MM912G634CM1AER2 IC 48KS12 LIN2XLS/HS ISENSE
345-026-540-802 CARDEDGE 26POS DUAL .100 GREEN
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參數(shù)描述
MM912H634CM1AER2 功能描述:LIN 收發(fā)器 64KS12 LIN2xLS/HS Isense RoHS:否 制造商:NXP Semiconductors 工作電源電壓: 電源電流: 最大工作溫度: 封裝 / 箱體:SO-8
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MM912H634DM1AE 功能描述:16位微控制器 - MCU 64KS12 LIN2XLS/HS ISENSE RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時(shí)鐘頻率:24 MHz 程序存儲(chǔ)器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT
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