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參數(shù)資料
| 型號： | MM912H634CV1AE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 132/349頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC 64KS12 LIN2XLS/HS ISENSE |
| 標(biāo)準(zhǔn)包裝： | 250 |
| 應(yīng)用： | 自動 |
| 核心處理器： | HCS12 |
| 程序存儲器類型： | 閃存（64 kB） |
| 控制器系列： | HCS12 |
| RAM 容量： | 6K x 8 |
| 接口： | LIN |
| 電源電壓： | 5.5 V ~ 27 V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP 裸露焊盤 |
| 包裝： | 管件 |
| 供應(yīng)商設(shè)備封裝： | 48-LQFP 裸露焊盤（7x7） |
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MM912_634 Advance Information, Rev. 10.0
Freescale Semiconductor
217
A match can initiate a transition to another state sequencer state (see Section 5.32.4.4, “State Sequence Control"). The
comparator control register also allows the type of access to be included in the comparison through the use of the RWE, RW,
SZE, and SZ bits. The RWE bit controls whether read or write comparison is enabled for the associated comparator and the RW
bit selects either a read or write access for a valid match. Similarly the SZE and SZ bits allow the size of access (word or byte)
to be considered in the compare. Only comparators A and B feature SZE and SZ.
The TAG bit in each comparator control register is used to determine the match condition. By setting TAG, the comparator
qualifies a match with the output of opcode tracking logic and a state sequencer transition occurs when the tagged instruction
reaches the CPU execution stage. Whilst tagging the RW, RWE, SZE, and SZ bits and the comparator data registers are ignored;
the comparator address register must be loaded with the exact opcode address.
If the TAG bit is clear (forced type match) a comparator match is generated when the selected address appears on the system
address bus. If the selected address is an opcode address, the match is generated when the opcode is fetched from the memory,
which precedes the instruction execution by an indefinite number of cycles due to instruction pipelining. For a comparator match
of an opcode at an odd address when TAG = 0, the corresponding even address must be contained in the comparator register.
Thus for an opcode at odd address (n), the comparator register must contain address (n–1).
Once a successful comparator match has occurred, the condition that caused the original match is not verified again on
subsequent matches. Thus if a particular data value is verified at a given address, this address may not still contain that data
value when a subsequent match occurs.
Match[0, 1, 2] map directly to Comparators [A, B, C] respectively, except in range modes (see Section 5.32.3.2.4, “Debug Control
Register2 (DBGC2)"). Comparator channel priority rules are described in the priority section (Section 5.32.4.3.4, “Channel
5.32.4.2.1
Single Address Comparator Match
With range comparisons disabled, the match condition is an exact equivalence of address bus with the value stored in the
comparator address registers. Further qualification of the type of access (R/W, word/byte) and data bus contents is possible,
depending on comparator channel.
5.32.4.2.1.1
Comparator C
Comparator C offers only address and direction (R/W) comparison. The exact address is compared, thus with the comparator
address register loaded with address (n) a word access of address (n–1) also accesses (n) but does not cause a match.
5.32.4.2.1.2
Comparator B
Comparator B offers address, direction (R/W) and access size (word/byte) comparison. If the SZE bit is set the access size (word
or byte) is compared with the SZ bit value such that only the specified size of access causes a match. Thus if configured for a
byte access of a particular address, a word access covering the same address does not lead to match.
Assuming the access direction is not qualified (RWE=0), for simplicity, the size access considerations are shown in Table 321.
Table 320. Comparator C Access Considerations
Condition For Valid Match
Comp C Address
RWE
RW
Examples
Read and write accesses of ADDR[n]
ADDR[n](189)
0X
LDAA ADDR[n]
STAA #$BYTE ADDR[n]
Write accesses of ADDR[n]
ADDR[n]
1
0
STAA #$BYTE ADDR[n]
Read accesses of ADDR[n]
ADDR[n]
1
LDAA #$BYTE ADDR[n]
Note:
189. A word access of ADDR[n-1] also accesses ADDR[n] but does not generate a match. The comparator address register must contain
the exact address from the code.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 345-026-527-802 | CARDEDGE 26POS DUAL .100 GREEN |
| 345-026-527-801 | CARDEDGE 26POS DUAL .100 GREEN |
| MM912G634CV1AER2 | IC 48KS12 LIN2XLS/HS ISENSE |
| 345-026-527-204 | CARDEDGE 26POS DUAL .100 GREEN |
| 345-026-527-202 | CARDEDGE 26POS DUAL .100 GREEN |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MM912H634CV1AER2 | 功能描述:LIN 收發(fā)器 64KS12 LIN2xLS/HS Isense RoHS:否 制造商:NXP Semiconductors 工作電源電壓: 電源電流: 最大工作溫度: 封裝 / 箱體:SO-8 |
| MM912H634DM1AE | 功能描述:16位微控制器 - MCU 64KS12 LIN2XLS/HS ISENSE RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時鐘頻率:24 MHz 程序存儲器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT |
| MM912H634DM1AER2 | 功能描述:16位微控制器 - MCU 64KS12 LIN2XLS/HS ISENSE RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時鐘頻率:24 MHz 程序存儲器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT |
| MM912H634DV1AE | 功能描述:16位微控制器 - MCU 64KS12 LIN2XLS/HS ISENSE RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時鐘頻率:24 MHz 程序存儲器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT |
| MM912H634DV1AER2 | 功能描述:16位微控制器 - MCU 64KS12 LIN2XLS/HS ISENSE RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時鐘頻率:24 MHz 程序存儲器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT |
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