參數(shù)資料
型號(hào)： MPC563MZP66
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁(yè)數(shù)： 47/1496頁(yè)
文件大?。?/td> 20425K
代理商： MPC563MZP66
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2-6
MPC561/MPC563 Reference Manual
MOTOROLA
Signal Summary
IRQ4 / AT2 / SGPIOC4
1
I
IRQ4
Interrupt Request 4. One of the eight external signals that
can request, by means of the internal interrupt controller, a
service routine from the RCPU.
O
Address Type 2. A bit from the address type bus which
indicates one of the 16 “address types” to which the address
applies. The address type signals are valid at the rising edge
of the clock in which the special transfer start (STS) is
asserted.
I/O
Port SGPIOC4. Allows the signal to be used as a
general-purpose input/output.
IRQ5 / MODCK1 / SPGIOC5
1
I
MODCK1 until
reset negates,
then IRQ5
Interrupt Request 5. One of the eight external signals that
can request, by means of the internal interrupt controller, a
service routine from the RCPU.
I
Mode Clock 1. Sampled at the negation of PORESET/TRST
in order to configure the phase-locked loop (PLL)/clock
mode of operation.
I/O
Port SGPIOC5. Allows the signal to be used as a
general-purpose input/output.
IRQ[6:7] / MODCK[2:3]
2
I
MODCK[2:3]
until reset
negates, then
IRQ[6:7]
Interrupt Request [6:7]. One of the eight external signals that
can request, by means of the internal interrupt controller, a
service routine from the RCPU.
I
Mode Clock [2:3]. Sampled at the negation of
PORESET/TRST in order to configure the PLL/clock mode
of operation.
CS[0:3]
4
O
CS[0:3]
Chip Select [0:3]. These output signals enable peripheral or
memory devices at programmed addresses if defined
appropriately in the memory controller. CS0 or CS3 can be
configured to be the global chip select for the boot device.
WE[0:3] / BE[0:3] / AT[0:3]
4
O
Controlled by
RCW[ATWC].
Write Enable[0:3]/Byte Enable[0:3]. This output signal is
asserted when a write access to an external slave controlled
by the memory controller is initiated by the
MPC561/MPC563. It can be optionally asserted on all read
and write accesses. See WEBS bit definition in Table 10-9.
WEn/BEn are asserted when data lanes shown below
contain valid data to be stored by the slave device.
– WE0/BE0 is asserted if the data lane DATA[0:7] contains
valid data to be stored by the slave device.
WE1/BE1 is asserted if the data lane DATA[8:15]
contains valid data to be stored by the slave device.
WE2/BE2 is asserted if the data lane DATA[16:23]
contains valid data to be stored by the slave device.
WE3/BE3 is asserted if the data lane DATA[24:31]
contains valid data to be stored by the slave device.
O
Address Type [0:3]. Indicates one of the 16 address types to
which the address applies. The address type signals are
valid at the rising edge of the clock in which the special
transfer start (STS) is asserted.
Table 2-1. MPC561/MPC563 Signal Descriptions (continued)
Signal Name
No. of
Signals
Type
Function after
Reset 1
Description
相關(guān)PDF資料
PDF描述
MPC565CZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC566AVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC566MZP40R2 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC566AZP56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC566CZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MPC563MZP66R2 功能描述:32位微控制器 - MCU MPC563 512KFLASH Qorivva RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:90 MHz 程序存儲(chǔ)器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風(fēng)格:SMD/SMT
MPC564 制造商:未知廠家 制造商全稱:未知廠家 功能描述:NEXUS Debugger and Trace for PowerPC
MPC5642A 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva MPC5642A Microcontroller
MPC5643L 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5643L Microcontroller Data Sheet
MPC5643L_11 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:High-performance e200z4d dual core
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