參數(shù)資料
型號： MPC563MZP66R2
廠商： Freescale Semiconductor
文件頁數(shù)： 1069/1420頁
文件大?。?/td> 0K
描述： IC MPU 512K FLASH 66MHZ 388-PBGA
標準包裝： 500
系列： MPC5xx
核心處理器： PowerPC
芯體尺寸： 32-位
速度： 66MHz
連通性： CAN，EBI/EMI，SCI，SPI，UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 56
程序存儲器容量： 512KB（512K x 8）
程序存儲器類型： 閃存
RAM 容量： 32K x 8
電壓 - 電源 (Vcc/Vdd)： 2.5 V ~ 2.7 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 32x10b
振蕩器型： 外部
工作溫度： -40°C ~ 125°C
封裝/外殼： 388-BBGA
包裝： 帶卷 (TR)
配用： MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564
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Queued Serial Multi-Channel Module
MPC561/MPC563 Reference Manual, Rev. 1.2
15-64
Freescale Semiconductor
restart transmitting from the top of the queue (SCTQ0). After each wrap, QTWE is cleared by
hardware.
— Transmissions of more than 16 data frames must be performed in multiples of 16 (QTSZ =
0b1111) except for the last set of transmissions. For any single non-continuous transmissions
of 16 or less or the last transmit set composed of 16 or fewer data frames, programming of
QTSZ to the corresponding value of 16 or less where QTWE = 0 is allowed.
Interrupt generation when the top half (SCTQ[0:7]) of the queue has been emptied (QTHE) and the
bottom half (SCTQ[8:15]) of the queue has been emptied (QBHE). This may allow for
uninterrupted and continuous transmits by indicating to the CPU that it can begin refilling the
queue portion that is now emptied.
— The QTHE bit is set by hardware when the top half is empty or the transmission has completed.
The QTHE bit is cleared when the QSCI1SR is read with QTHE set, followed by a write of
QTHE to zero.
— The QBHE bit is set by hardware when the bottom half is empty or the transmission has
completed. The QBHE bit is cleared when the QSCI1SR is read with QBHE set, followed by
a write of QBHE to zero.
— In order to implement the transmit queue, QTE must be set (QSCI1CR), TE must be set
(SCC1R1), QTHE must be cleared (QSCI1SR), and TDRE must be set (SC1SR).
Enable and disable options for the interrupts QTHE and QBHE as controlled by QTHEI and
QBHEI respectfully.
Programmable 4-bit register queue transmit size (QTSZ) for configuring the queue to any size up
to 16 transfers at a time. This value may be rewritten after transmission has started to allow for the
wrap feature.
4-bit status register to indicate the number of data transfers pending (QPEND). This register counts
down to all 0’s where the next count rolls over to all 1’s. This counter is writable in test mode;
otherwise it is read-only.
4-bit counter (QTPNT) is used as a pointer to indicate the next data frame within the transmit queue
to be loaded into the SC1DR. This counter is writable in test mode; otherwise it is read-only.
A transmit complete (TC) bit re-defined when the queue is enabled (QTE = 1) to indicate when the
entire queue (including when wrapped) is finished transmitting. This is indicated when QPEND =
1111 and the shifter has completed shifting data out. TC is cleared when the SCxSR is read with
TC = 1 followed by a write to SCTQ[0:15]. If the queue is disabled (QTE = 0), the TC bit operates
as originally designed.
When the transmit queue is enabled (QTE = 1), writes to the transmit data register (SC1DR) have
no effect.
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