參數(shù)資料
型號： MPC8533EVTARJ
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 1067 MHz, MICROPROCESSOR, PBGA783
封裝： 29 X 29 MM, 1 MM PITCH, LEAD FREE, PLASTIC, FC-PBGA-783
文件頁數(shù)： 36/116頁
文件大?。?/td> 1273K
代理商： MPC8533EVTARJ
MPC8533E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 3
26
Freescale Semiconductor
Enhanced Three-Speed Ethernet (eTSEC), MII Management
A summary of the FIFO AC specifications appears in Table 23 and Table 24.
Timing diagrams for FIFO appear in Figure 7 and Figure 8.
Figure 7. FIFO Transmit AC Timing Diagram
Table 23. FIFO Mode Transmit AC Timing Specification
At recommended operating conditions with L/TVDD of 3.3 V ± 5% or 2.5 V ± 5%
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
TX_CLK, GTX_CLK clock period
tFIT
—8.0
—
ns
—
TX_CLK, GTX_CLK duty cycle
tFITH
45
50
55
%
—
TX_CLK, GTX_CLK peak-to-peak jitter
tFITJ
——
250
ps
—
Rise time TX_CLK (20%–80%)
tFITR
—
0.75
ns
—
Fall time TX_CLK (80%–20%)
tFITF
—
0.75
ns
—
GTX_CLK to FIFO data TXD[7:0], TX_ER, TX_EN
hold time
tFITDX
0.5
—
3.0
ns
1
Note:
1. Data valid tFITDV to GTX_CLK Min setup time is a function of clock period and max hold time.
(Min setup = Cycle time – Max hold).
Table 24. FIFO Mode Receive AC Timing Specification
At recommended operating conditions with L/TVDD of 3.3 V ± 5% or 2.5 V ± 5%
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
RX_CLK clock period
tFIR
—8.0
—
ns
—
RX_CLK duty cycle
tFIRH/tFIRH
45
50
55
%
—
RX_CLK peak-to-peak jitter
tFIRJ
——
250
ps
—
Rise time RX_CLK (20%–80%)
tFIRR
—
0.75
ns
—
Fall time RX_CLK (80%–20%)
tFIRF
—
0.75
ns
—
RXD[7:0], RX_DV, RX_ER setup time to RX_CLK
tFIRDV
1.5
—
ns
—
RX_CLK to RXD[7:0], RX_DV, RX_ER hold time
tFIRDX
0.5
—
ns
—
tFITF
TXD[7:0]
TX_EN
GTX_CLK
TX_ER
tFITDV
tFITR
tFITH
tFIT
tFITDX
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PDF描述
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