參數(shù)資料
型號(hào)： MPC8533EVTARJ
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 1067 MHz, MICROPROCESSOR, PBGA783
封裝： 29 X 29 MM, 1 MM PITCH, LEAD FREE, PLASTIC, FC-PBGA-783
文件頁數(shù)： 44/116頁
文件大?。?/td> 1273K
代理商： MPC8533EVTARJ
MPC8533E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 3
Freescale Semiconductor
33
Enhanced Three-Speed Ethernet (eTSEC), MII Management
Figure 16 shows the TBI receive AC timing diagram.
Figure 16. TBI Receive AC Timing Diagram
8.5.3
TBI Single-Clock Mode AC Specifications
When the eTSEC is configured for TBI modes, all clocks are supplied from external sources to the relevant
eTSEC interface. In single-clock TBI mode, when TBICON[CLKSEL] = 1, a 125-MHz TBI receive clock
is supplied on the TSECn_RX_CLK pin (no receive clock is used on TSECn_TX_CLK in this mode,
whereas for the dual-clock mode this is the PMA1 receive clock). The 125-MHz transmit clock is applied
on the TSEC_GTX_CLK125 pin in all TBI modes.
A summary of the single-clock TBI mode AC specifications for receive appears in Table 31.
Table 31. TBI Single-Clock Mode Receive AC Timing Specification
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
RX_CLK clock period
tTRR
7.5
8.0
8.5
ns
—
RX_CLK duty cycle
tTRRH
40
50
60
%
—
RX_CLK peak-to-peak jitter
tTRRJ
——
250
ps
—
Rise time RX_CLK (20%–80%)
tTRRR
——
1.0
ns
—
Fall time RX_CLK (80%–20%)
tTRRF
——
1.0
ns
—
RCG[9:0] setup time to RX_CLK rising edge
tTRRDV
2.0
—
ns
—
RCG[9:0] hold time to RX_CLK rising edge
tTRRDX
1.0
—
ns
—
PMA_RX_CLK1
RCG[9:0]
tTRX
tTRXH
tTRXR
tTRXF
tTRDVKH
PMA_RX_CLK0
tTRDXKH
tTRDVKH
tTRDXKH
tSKTRX
tTRXH
Valid Data
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PDF描述
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