參數資料
型號： MPC8560VTAQJC
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 1000 MHz, RISC PROCESSOR, PBGA783
封裝： 29 X 29 MM, 3.75 MM HEIGHT, 1 MM PITCH, LEAD FREE, FLIP CHIP, PLASTIC, BGA-783
文件頁數： 51/108頁
文件大?。?/td> 1379K
代理商： MPC8560VTAQJC
MPC8560 Integrated Processor Hardware Specifications, Rev. 4
Freescale Semiconductor
47
CPM
Figure 29 is a a diagram of CPM I2C Bus Timing.
Figure 29. CPM I2C Bus Timing Diagram
Table 37 and Table 38 are examples of I2C AC parameters at I2C clock value of 100 kHz and 400 kHz
respectively.
SDA/SCL rise time
tSRISE
-
1/(10 * fSCL)s
SDA/SCL fall time
tSFALL
-
1/(33 * fSCL)s
Stop condition setup time
tSCHDH
2/(divider * fSCL)
-
s
Notes:
1.FMAX = BRGCLK/(min_divider*prescaler). Where prescaler=25-I2MODE[PDIV]; and min_divider=12 if digital filter
disabled and 18 if enabled.
Example #1: if I2MODE[PDIV]=11 (prescaler=4) and I2MODE[FLT]=0 (digital filter disabled) then
FMAX=BRGCLK/48
Example #2: if I2MODE[PDIV]=00 (prescaler=32) and I2MODE[FLT]=1 (digital filter enabled) then
FMAX=BRGCLK/576
2.divider = fSCL/prescaler.
In master mode: divider = BRGCLK/(fSCL*prescaler) = 2*(I2BRG[DIV]+3)
In slave mode: divider = BRGCLK/(fSCL*prescaler)
Table 37. CPM I2C AC Timing (fSCL = 100 kHz)
Characteristic
Symbol
Min
Max
Unit
SCL clock frequency (slave)
fSCL
100
KHz
SCL clock frequency (master)
fSCL
-100
KHz
Bus free time between transmissions
tSDHDL
4.7
-
μs
Low period of SCL
tSCLCH
4.7
-
μs
High period of SCL
tSCHCL
4-
μs
Start condition setup time 2
tSCHDL
2-
μs
Start condition hold time 2
tSDLCL
3-
μs
Data hold time 2
tSCLDX
2-
μs
Table 36. CPM I2C AC Timing (continued)
Characteristic
Symbol
Min
Max
Unit
SCL
SDA
tSDHDL
tSCLCH
tSCHCL
tSCHDL
tSDLCL
tSCLDX
tSDVCH
tSRISE
tSFALL
tSCHDH
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