參數(shù)資料
型號(hào)： MPC885
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： Hardware Specifications
中文描述： 硬件規(guī)格
文件頁(yè)數(shù)： 68/92頁(yè)
文件大小： 1499K
代理商： MPC885
MPC885/MPC880 Hardware Specifications, Rev. 3
68
Freescale Semiconductor
CPM Electrical Characteristics
Table 29
provides the I
2
C (SCL > 100 KHz) timings.
210
SDL/SCL fall time
—
300
ns
211
Stop condition setup time
4.7
—
μ
s
1
SCL frequency is given by SCL = BRGCLK_frequency / ((BRG register + 3)
×
pre_scaler
×
2).
The ratio SyncClk/(BRGCLK/pre_scaler) must be greater or equal to 4/1.
Table 29. I
2
C Timing (SCL > 100 KH
Z
)
Num
Characteristic
Expression
All Frequencies
Unit
Min
Max
200
SCL clock frequency (slave)
fSCL
0
BRGCLK/48
Hz
200
SCL clock frequency (master)
1
1
SCL frequency is given by SCL = BrgClk_frequency / ((BRG register + 3)
×
pre_scaler
×
2).
The ratio SyncClk/(Brg_Clk/pre_scaler) must be greater or equal to 4/1.
fSCL
BRGCLK/16512
BRGCLK/48
Hz
202
Bus free time between transmissions
—
1/(2.2
×
fSCL)
—
s
203
Low period of SCL
—
1/(2.2
×
fSCL)
—
s
204
High period of SCL
—
1/(2.2
×
fSCL)
—
s
205
Start condition setup time
—
1/(2.2
×
fSCL)
—
s
206
Start condition hold time
—
1/(2.2
×
fSCL)
—
s
207
Data hold time
—
0
—
s
208
Data setup time
—
1/(40
×
fSCL)
—
s
209
SDL/SCL rise time
—
—
1/(10
×
fSCL)
s
210
SDL/SCL fall time
—
—
1/(33
×
fSCL)
s
211
Stop condition setup time
—
1/2(2.2
×
fSCL)
—
s
Table 28. I
2
C Timing (SCL < 100 KH
Z
) (continued)
Num
Characteristic
All Frequencies
Unit
Min
Max
相關(guān)PDF資料
PDF描述
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MPC885CZP133 Hardware Specifications
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參數(shù)描述
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