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參數(shù)資料
| 型號(hào)： | MR80C52TXXX-20/883D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁數(shù)： | 334/416頁 |
| 文件大?。?/td> | 10516K |
| 代理商： | MR80C52TXXX-20/883D |
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434
SAM9X25 [DATASHEET]
11054E–ATARM–10-Mar-2014
6.
An Extended Mode Register set (EMRS2) cycle is issued to chose between commercial or high temperature oper-
ations. The application must set Mode to 5 in the Mode Register (see Section 30.7.1 on page 457) and perform a
write access to the DDR2-SDRAM to acknowledge this command. The write address must be chosen so that
BA[1] is set to 1 and BA[0] is set to 0. For example, with a 16-bit 128 MB DDR2-SDRAM (12 rows, 9 columns, 4
banks) bank address, the DDR2-SDRAM write access should be done at the address 0x20800000.
Note:
This address is for example purposes only. The real address is dependent on implementation in the product.
7.
An Extended Mode Register set (EMRS3) cycle is issued to set the Extended Mode Register to “0”. The applica-
tion must set Mode to 5 in the Mode Register (see Section 30.7.1 on page 457) and perform a write access to the
DDR2-SDRAM to acknowledge this command. The write address must be chosen so that BA[1] is set to 1 and
BA[0] is set to 1. For example, with a 16-bit 128 MB DDR2-SDRAM (12 rows, 9 columns, 4 banks) bank address,
the DDR2-SDRAM write access should be done at the address 0x20C00000.
8.
An Extended Mode Register set (EMRS1) cycle is issued to enable DLL. The application must set Mode to 5 in the
Mode Register (see Section 30.7.1 on page 457) and perform a write access to the DDR2-SDRAM to acknowl-
edge this command. The write address must be chosen so that BA[1] is set to 0 and BA[0] is set to 1. For example,
with a 16-bit 128 MB DDR2-SDRAM (12 rows, 9 columns, 4 banks) bank address, the DDR2-SDRAM write access
should be done at the address 0x20400000.
An additional 200 cycles of clock are required for locking DLL
9.
Program DLL field into the Configuration Register (see Section 30.7.3 on page 459) to high (Enable DLL reset).
10. A Mode Register set (MRS) cycle is issued to reset DLL. The application must set Mode to 3 in the Mode Register
(see Section 30.7.1 on page 457) and perform a write access to the DDR2-SDRAM to acknowledge this com-
mand. The write address must be chosen so that BA[1:0] bits are set to 0. For example, with a 16-bit 128 MB
DDR2-SDRAM (12 rows, 9 columns, 4 banks) bank address, the SDRAM write access should be done at the
address 0x20000000.
11. An all banks precharge command is issued to the DDR2-SDRAM. Program all banks precharge command into the
Mode Register, the application must set Mode to 2 in the Mode Register (See Section 30.7.1 on page 457). Per-
form a write access to any DDR2-SDRAM address to acknowledge this command
12. Two auto-refresh (CBR) cycles are provided. Program the auto refresh command (CBR) into the Mode Register,
the application must set Mode to 4 in the Mode Register (see Section 30.7.1 on page 457). Performs a write
access to any DDR2-SDRAM location twice to acknowledge these commands.
13. Program DLL field into the Configuration Register (see Section 30.7.3 on page 459) to low (Disable DLL reset).
14. A Mode Register set (MRS) cycle is issued to program the parameters of the DDR2-SDRAM devices, in particular
CAS latency, burst length and to disable DLL reset. The application must set Mode to 3 in the Mode Register (see
Section 30.7.1 on page 457) and perform a write access to the DDR2-SDRAM to acknowledge this command. The
write address must be chosen so that BA[1:0] are set to 0. For example, with a 16-bit 128 MB SDRAM (12 rows, 9
columns, 4 banks) bank address, the SDRAM write access should be done at the address 0x20000000
15. Program OCD field into the Configuration Register (see Section 30.7.3 on page 459) to high (OCD calibration
default).
16. An Extended Mode Register set (EMRS1) cycle is issued to OCD default value. The application must set Mode to
5 in the Mode Register (see Section 30.7.1 on page 457) and perform a write access to the DDR2-SDRAM to
acknowledge this command. The write address must be chosen so that BA[1] is set to 0 and BA[0] is set to 1. For
example, with a 16-bit 128 MB DDR2-SDRAM (12 rows, 9 columns, 4 banks) bank address, the DDR2-SDRAM
write access should be done at the address 0x20400000.
17. Program OCD field into the Configuration Register (see Section 30.7.3 on page 459) to low (OCD calibration mode
exit).
18. An Extended Mode Register set (EMRS1) cycle is issued to enable OCD exit. The application must set Mode to 5
in the Mode Register (see Section 30.7.1 on page 457) and perform a write access to the DDR2-SDRAM to
acknowledge this command. The write address must be chosen so that BA[1] is set to 0 and BA[0] is set to 1.
For example, with a 16-bit 128 MB DDR2-SDRAM (12 rows, 9 columns, 4 banks) bank address, the DDR2-
SDRAM write access should be done at the address 0x20400000.
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