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參數(shù)資料
| 型號： | MR80C52TXXX-20/883D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁數(shù)： | 345/416頁 |
| 文件大小： | 10516K |
| 代理商： | MR80C52TXXX-20/883D |
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444
SAM9X25 [DATASHEET]
11054E–ATARM–10-Mar-2014
Figure 30-16.Burst Read Access, Latency = 2, SDR-SDRAM Devices
30.5.3 Refresh (Auto-refresh Command)
An auto-refresh command is used to refresh the DDRSDRC. Refresh addresses are generated internally by the SDRAM
device and incremented after each auto-refresh automatically. The DDRSDRC generates these auto-refresh commands
periodically. A timer is loaded with the value in the register DDRSDRC_TR that indicates the number of clock cycles
between refresh cycles. When the DDRSDRC initiates a refresh of an SDRAM device, internal memory accesses are not
delayed. However, if the CPU tries to access the SDRAM device, the slave indicates that the device is busy. A request of
refresh does not interrupt a burst transfer in progress.
30.5.4 Power Management
30.5.4.1 Self Refresh Mode
This mode is activated by setting low-power command bits [LPCB] to ‘01’ in the DDRSDRC_LPR Register
Self refresh mode is used to reduce power consumption, i.e., when no access to the SDRAM device is possible. In this
case, power consumption is very low. In self refresh mode, the SDRAM device retains data without external clocking and
provides its own internal clocking, thus performing its own auto-refresh cycles. All the inputs to the SDRAM device
become “don’t care” except CKE, which remains low. As soon as the SDRAM device is selected, the DDRSDRC
provides a sequence of commands and exits self refresh mode.
The DDRSDRC re-enables self refresh mode as soon as the SDRAM device is not selected. It is possible to define when
self refresh mode will be enabled by setting the register LPR (see Section 30.7.7 “DDRSDRC Low-power Register” on
page 466), timeout command bit:
00 = Self refresh mode is enabled as soon as the SDRAM device is not selected
01 = Self refresh mode is enabled 64 clock cycles after completion of the last access
10 = Self refresh mode is enabled 128 clock cycles after completion of the last access
As soon as the SDRAM device is no longer selected, PRECHARGE ALL BANKS command is generated followed by a
SELF-REFREFSH command. If, between these two commands an SDRAM access is detected, SELF-REFREFSH
command will be replaced by an AUTO-REFRESH command. According to the application, more AUTO-REFRESH
commands will be performed when the self refresh mode is enabled during the application.
This controller also interfaces low-power SDRAM. These devices add a new feature: A single quarter, one half quarter or
all banks of the SDRAM array can be enabled in self refresh mode. Disabled banks will be not refreshed in self refresh
mode. This feature permits to reduce the self refresh current. The extended mode register controls this feature, it
includes Temperature Compensated Self Refresh (TSCR), Partial Array Self Refresh (PASR) parameters and Drive
Strength (DS). These parameters are set during the initialization phase.
Latency = 2
SDCLK
col a
A[12:0]
NOP
READ
NOP
BST
NOP
COMMAND
0
BA[1:0]
DaDb
DcDd
DeDf
Dg Dh
D[31:0]
F
DM[3:0]
DQS[1:0]
相關PDF資料 |
PDF描述 |
|---|---|
| MQ83C154CXXX-20P883D | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQFP44 |
| MR80C32-36/883R | 8-BIT, 36 MHz, MICROCONTROLLER, CQCC44 |
| MR80C154U-36:D | MICROCONTROLLER |
| MR80C52TXXX-30SBD | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CQCC44 |
| MQ80C52EXXX-36/883D | 8-BIT, MROM, 36 MHz, MICROCONTROLLER, CQFP44 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MR80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MR80C86/B | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Harris Corporation 功能描述:Microprocessor, 16 Bit, 44 Pin, Ceramic, LCC |
| MR80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MR80C86-2/883 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| MR80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 80C86 16BIT CMOS 8MHZ 44PLCC - Rail/Tube |
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