參數(shù)資料
型號(hào): MSM66Q573-XXTB
廠商: OKI ELECTRIC INDUSTRY CO LTD
元件分類: 微控制器/微處理器
英文描述: 16-BIT, FLASH, 30 MHz, MICROCONTROLLER, PQFP100
封裝: 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100
文件頁數(shù): 64/419頁
文件大?。?/td> 2551K
代理商: MSM66Q573-XXTB
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7-2
MSM66573 Family User's Manual
Chapter 7 Time Base Counter (TBC)
7.3
Time Base Counter Registers
Table 7-1 lists a summary of SFRs for time base counter control.
Table 7-1 Summary of SFRs for Time Base Counter Control
Address
[H]
Name
Symbol
(byte)
Symbol
(word)
R/W
8/16
Operation
Initial
value [H]
Reference
page
0060
TBC clock divider register
TBCKDVR
TBCKDV
R/W
8/16
F0
7-3
0061
TBC clock divider counter
R
16
I
F0
7-2
I
[Notes]
1. A star (I) in the address column indicates a missing bit.
2. For details, refer to Chapter 20, "Special Function Registers (SFRs)".
7.4
1/n Counter
To generate base clocks for internal peripheral modules from the wide ranging CPUCLK
frequency, the MSM66573 family is equipped with a 4-bit auto-reload timer into which
CPUCLK is input.
This 1/n counter consists of a 4-bit counter (TBC clock dividing counter) and a 4-bit register
that stores the reload value (TBC clock divider register).
7.4.1 Description of 1/n Counter Registers
(1)
TBC clock dividing counter (TBCKDV upper 8 bits)
The TBC clock dividing counter (upper 8 bits of TBCKDV) is a 4-bit counter and its input is
CPUCLK. When the counter overflows it is loaded with the contents of the TBC clock divider
register (TBCKDVR).
The TBC clock dividing counter (upper 8 bits of TBCKDV) can be accessed only in word
sized units. The value of the TBC clock dividing counter is read from the four bits of bit 8
through bit 11. If the upper 4 bits are read, a value of "1" will always be obtained. The TBC
clock divider register (TBCKDVR) is read from the lower 8 bits of TBCKDV.
When reset (
RES signal input, execution of a BRK instruction, overflow of the watchdog
timer, opcode trap), the upper 8 bits of TBCKDV become F0H.
Figure 7-2 shows the configuration of the upper 8 bits of TBCKDV.
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PDF描述
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