參數(shù)資料
型號： MT48H8M16LFB4-8IT:JTR
元件分類： DRAM
英文描述： 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54
封裝： 8 X 8 MM, LEAD FREE, VFBGA-54
文件頁數(shù)： 1/61頁
文件大小： 2469K
Products and specifications discussed herein are for evaluation and reference purposes only and are subject to change by
Micron without notice. Products are only warranted by Micron to meet Micron’s production data sheet specifications.
128Mb: x16 Mobile SDRAM
Features
Preliminary
PDF: 09005aef8237e877/Source: 09005aef8237e8d8
Micron Technology, Inc., reserves the right to change products or specifications without notice.
128Mb_x16 Mobile SDRAM_Y25M_1.fm - Rev. A 6/06 EN
1
2006 Micron Technology, Inc. All rights reserved.
Mobile SDRAM
MT48H8M16LF - 2 Meg x 16 x 4 banks
Features
Temperature compensated self refresh (TCSR)
Fully synchronous; all signals registered on positive
edge of system clock
Internal pipelined operation; column address can be
changed every clock cycle
Internal banks for hiding row access/precharge
Programmable burst lengths: 1, 2, 4, or 8
Auto precharge, includes concurrent auto precharge,
and auto refresh modes
Self refresh mode; standard and low power
64ms, 4,096-cycle refresh
LVTTL-compatible inputs and outputs
Low voltage power supply
Partial array self refresh power-saving mode
Deep power-down mode
Programmable output drive strength
On-chip temperature sensor (OCTS) to control the
self-refresh rate
Operating temperature ranges:
– Commercial (0°C to +70°C)
– Industrial (-40°C to +85°C)
1. Contact factory for availability
Options
Marking
VDD/VDDQ
– 1.8V/1.8V
H
Configurations
– 8 Meg x 16 (2 Meg x 16 x 4 banks)
8M16
Package/Ball out
– 54-ball VFBGA, 8mm x 8mm
B4
Timing (Cycle Time)
– 8ns @ CL = 3 (125 MHz)
-8
– 9.6ns @ CL = 3 (104 MHz)
-101
Operating Temperature
– Commercial (0°C to +70°C)
none
– Industrial (-40°C to +85°C)
IT
Die Revision Designator
:J
Figure 1:
54-Ball VFBGA Assignment
(Top View)
Table 1:
Address Table
8 Meg x 16
Configuration
2 Meg x 16 x 4 banks
Refresh Count
4K
Row Addressing
4K (A0–A11)
Bank Addressing
4 (BA0, BA1)
Column Addressing
512 (A0–A8)
Table 2:
Key Timing Parameters
CL = CAS (READ) latency
Speed
Grade
Clock
Frequency
Access Time
Setup
Time
Hold
Time
CL = 2
CL = 3
-8
125 MHz
6ns
2.5ns
1ns
-10
104 MHz
–
7ns
2.5ns
1ns
-8
104 MHz
8ns
–
2.5ns
1ns
-10
83 MHz
8ns
–
2.5ns
1ns
A
B
C
D
E
F
G
H
J
1
2
3
4
5
6
7
8
Top View
(Ball Down)
VSS
DQ14
DQ12
DQ10
DQ8
DQMH
NC/A12
A8
VSS
DQ15
DQ13
DQ11
DQ9
NC
CLK
A11
A7
A5
VSSQ
VDDQ
VSSQ
VDDQ
VSS
CKE
A9
A6
A4
VDDQ
VSSQ
VDDQ
VSSQ
VDD
CAS#
BA0
A0
A3
DQ0
DQ2
DQ4
DQ6
DQML
RAS#
BA1
A1
A2
VDD
DQ1
DQ3
DQ5
DQ7
WE#
CS#
A10
VDD
9
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