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參數(shù)資料
| 型號： | MT48V4M32TG-8XT |
| 元件分類： | DRAM |
| 英文描述： | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| 封裝： | 0.400 INCH, PLASTIC, TSOP2-54 |
| 文件頁數(shù)： | 18/69頁 |
| 文件大?。?/td> | 6213K |
| 代理商： | MT48V4M32TG-8XT |
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128Mb: x16, x32
MOBILE SDRAM
09005aef8071a76b
Micron Technology, Inc., reserves the right to change products or specifications without notice.
128Mbx16x32Mobile_2.fm - Rev. G (DRAFT) 7/04 EN
25
2001 Micron Technology, Inc. All rights reserved.
Figure 18: READ to PRECHARGE
CLK
DQ
DOUT
n
T2
T1
T4
T3
T6
T5
T0
COMMAND
ADDRESS
READ
NOP
DOUT
n + 1
DOUT
n + 2
DOUT
n + 3
PRECHARGE
ACTIVE
t RP
T7
CLK
DQ
DOUT
n
T2
T1
T4
T3
T6
T5
T0
COMMAND
ADDRESS
READ
NOP
DOUT
n + 1
DOUT
n + 2
DOUT
n + 3
PRECHARGE
ACTIVE
t RP
T7
CLK
DQ
DOUT
n
T2
T1
T4
T3
T6
T5
T0
COMMAND
ADDRESS
READ
NOP
BANK a,
COL n
NOP
DOUT
n + 1
DOUT
n + 2
DOUT
n + 3
PRECHARGE
ACTIVE
t RP
T7
BANK a,
ROW
BANK
(a or all)
DON’T CARE
X = 0 cycles
CAS Latency = 1
X = 1 cycle
CAS Latency = 2
CAS Latency = 3
BANK a,
COL n
BANK a,
ROW
BANK
(a or all)
BANK a,
COL n
BANK a,
ROW
BANK
(a or all)
X = 2 cycles
TRANSITIONING DATA
NOTES:
1) Assumes tRAS(min) has been satisfied prior to the precharge command
2) N+3 is either the last data element of a BL=4, or the last desired data element of a longer burst
3) DQM is LOW.
相關PDF資料 |
PDF描述 |
|---|---|
| MT48LC8M8A2TG-8EL:GIT | 8M X 8 SYNCHRONOUS DRAM, 6 ns, PDSO54 |
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| MT58L128L36P1T-5 | 128K X 36 CACHE SRAM, 2.8 ns, PQFP100 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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