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參數(shù)資料
| 型號： | MT9160AN1 |
| 廠商： | Zarlink Semiconductor Inc. |
| 元件分類： | Codec |
| 英文描述： | 3 Volt Multi-Featured Codec (MFC) |
| 中文描述： | 3伏多精選編解碼器（MFC）中 |
| 文件頁數(shù)： | 28/33頁 |
| 文件大?。?/td> | 527K |
| 代理商： | MT9160AN1 |
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MT91L60/61
Data Sheet
28
Zarlink Semiconductor Inc.
Timing is over recommended temperature range & recommended power supply voltages.
Typical figures are at 25
°
C and are for design aid only: not guaranteed and not subject to production testing.
Note 1:
Not production tested, guaranteed by design.
Figure 13 - SSI Asynchronous Timing Diagram
AC Electrical Characteristics
- SSI BUS Asynchronous Timing (note 1) (see Figure 13)
Characteristics
Sym.
Min.
Typ.
Max.
Units
Test Conditions
1
Bit Cell Period
T
DATA
7812
3906
ns
ns
ns
ns
BCL=128 kHz
BCL=256 kHz
2
3
Frame Jitter
Bit 1 Dout Delay from STB
going high
Bit 2 Dout Delay from STB
going high
Bit n Dout Delay from STB
going high
T
j
600
T
j
+600
t
dda1
C
L
=50 pF, R
L
=1 K
4
t
dda2
600+
T
DATA
-T
j
600 +
(n-1) x
T
DATA
-T
j
600+
T
DATA
600 +
(n-1) x
T
DATA
600 +
T
DATA
+T
j
600 +
(n-1) x
T
DATA
+T
j
ns
C
L
=50 pF, R
L
=1 K
5
t
ddan
ns
C
L
=50 pF, R
L
=1 K
n=3 to 8
6
7
Bit 1 Data Boundary
Din Bit n Data Setup time from
STB rising
T
DATA1
t
SU
T
DATA
-T
j
T
DATA
\2
+500ns-T
j
+(n-1) x
T
DATA
T
DATA
\2
+500ns+T
j
+(n-1) x
T
DATA
T
DATA
+T
j
ns
ns
n=1-8
8
Din Data Hold time from STB
rising
t
ho
ns
Din
Dout
STB
70%
30%
70%
30%
70%
30%
T
j
t
dda1
NOTE:
Levels refer to% V
DD
(CMOS I/O)
t
dha1
T
DATA1
t
dda2
T
DATA
Bit 1
Bit 2
Bit 3
D1
D2
D3
t
ho
t
su
T
DATA
/2
T
DATA
T
DATA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT91610 | Programmable Ringing SLIC |
| MT91610AQ | Programmable Ringing SLIC |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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