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參數(shù)資料
| 型號(hào)： | PDM41532LA15T |
| 元件分類： | SRAM |
| 英文描述： | 128K X 8 STANDARD SRAM, 15 ns, PDSO44 |
| 文件頁數(shù)： | 7/10頁 |
| 文件大小： | 368K |
| 代理商： | PDM41532LA15T |
PDM41532
6
Rev. 1.3 - 4/10/98
PRELIMINARY
AC Electrical Characteristics
NOTES: 1. At any given temperature and voltage condition, tHZCE is less than tLZCE and tHZWE is less than tLZWE.
2.
tHZCE, tHZOE, and tHZWE are specied with CL = 5 pF as in Figure 2. Transition is measured ± 200 mV from
steady state voltage.
Description
–10
–12
–15
–20
READ Cycle
Symbol
Min
Max
Min
Max
Min
Max
Min
Max
Unit
READ cycle time
tRC
10—12—15—20—
ns
Address access time
tAA
—10—12—15—20
ns
Chip enable access time
tACE
—
9
—
11—14—18
ns
Byte access time
tBA
—5—6—7—9
ns
Output hold from address change
tOH
2—2—3—3—
ns
Byte disable to output in low-Z (1, 6)
tLZBE
0—0—0—0—
ns
Byte enable to output in high-Z (1, 6)
tHZBE
—5—6—7—9
ns
Chip enable to output in low-Z (1, 6)
tLZCE
3—3—3—3—
ns
Chip disable to output high-Z (1, 6)
tHZCE
—5—6—7—9
ns
Output enable access time
tAOE
—5—6—7—9
ns
Output enable to output in low-Z (1, 6)
tLZOE
0—0—0—0—
ns
Output disable to output in high-Z (1, 6)
tHZOE
—5—6—7—9
ns
tAA
tRC
UB, LB
OE
CE
ADDRESSES
tOH
tAOE
tBA
DOUT
Output Data Valid
tLZBE(6)
tLZOE(6)
tLZCE(6)
tACE
tHZCE(6)
tHZOE(6)
tHZBE(6)
Read Cycle Timing Diagram
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PDM44528SA10JTR | 32K X 18 CACHE SRAM, PQCC52 |
| PDM44528SA10JI | 32K X 18 CACHE SRAM, PQCC52 |
| PDM44528S7JTR | 32K X 18 CACHE SRAM, PQCC52 |
| PDM44538SA9JI | 32K X 18 CACHE SRAM, PQCC52 |
| PDU1016H-.5 | 4-BIT, ECL-INTERFACED PROGRAMMABLE DELAY LINE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PDM-41M-.75G | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PDM-41M-1.5G | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PDM-41M-10G | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PDM-41M-15G | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PDM-41M-3G | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
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