參數(shù)資料
型號： PEF2256E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 通信及網(wǎng)絡
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 142/518頁
文件大?。?/td> 6420K
代理商： PEF2256E
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FALC
56
PEF 2256 H/E
Functional Description T1/J1
User’s Manual
Hardware Description
142
DS1.1, 2003-10-23
bit oriented message (BOM) receiver are switched on/off independently. If the FALC
56
is used for HDLC formats only, the BOM receiver has to be switched off. If HDLC and
BOM receiver have been switched on (MODE.HRAC/BRAC), an automatic switching
between HDLC and BOM mode is enabled. If eight or more consecutive ones are
detected, the BOM mode is entered. Upon detection of a flag in the data stream, the
FALC
56 switches back to HDLC mode. In BOM mode, the following byte format is
assumed (the left most bit is received first): 111111110xxxxxx0
Three different BOM reception modes can be programmed (CCR1.BRM+ CCR2.RBFE).
If CCR2.RFBE is set, the BOM receiver accepts only BOM frames after detecting 7 out
of 10 equal BOM pattern. Buffering of receive data is done in a 64 byte deep RFIFO.
5.1.15.6
4 kbit/s Data Link Access in F72 Format (T1/J1)
The DL-channel protocol is supported as follows:
Access is done on a multiframe basis through registers RDL(3:1),
The DL-bit information from frame 26 to 72 is stored in the receive FIFO of the
signaling controller.
5.2
Framer Operating Modes (T1/J1)
5.2.1
General
Activated with bit FMR1.PMOD = 1.
PCM line bit rate
Single frame length
Framing frequency
Organization
:
:
:
:
1.544 Mbit/s
193 bit, No. 1…193
8 kHz
24 time slots, No. 1…24
with 8 bits each, No. 1…8 and one preceding F-bit
Selection of one of the four permissible framing formats is performed by bits
FMR4.FM1/0. These formats are:
F4
:
4-frame multiframe
F12
:
12-frame multiframe (D4)
ESF
:
Extended Superframe (F24)
F72
:
72-frame multiframe (SLC96)
The operating mode of the FALC
56 is selected by programming the carrier data rate
and characteristics, line code, multiframe structure, and signaling scheme.
The FALC
56 implements all of the standard and/or common framing structures PCM24
(T1/J1, 1.544 Mbit/s) carriers. The internal HDLC controller supports all signaling
procedures including signaling frame synchronization/synthesis in all framing formats.
相關PDF資料
PDF描述
PEF2256H Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
PEF22810 ETHERNET OVER VDSL CHIPSET
PEF22822FV22 ETHERNET OVER VDSL CHIPSET
PEF22822ELV22 ETHERNET OVER VDSL CHIPSET
PEB22811HV13 ETHERNET OVER VDSL CHIPSET
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參數(shù)描述
PEF2256EV2.2 制造商:Lantiq 功能描述: 制造商:Rochester Electronics LLC 功能描述: 制造商:Infineon Technologies AG 功能描述:
PEF2256EV2.2 G 制造商:Lantiq 功能描述:
PEF2256EV2.2-G 功能描述:網(wǎng)絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF2256EV2.2PB 制造商:Infineon Technologies AG 功能描述:SP000057018_FRAMED/LINE INTERF_TRAY_PB
PEF2256EV22GXP 制造商:Lantiq 功能描述:Framer E1/J1/T1 1.8V/3.3V 81-Pin LBGA
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