參數資料
型號： PIC16C710
廠商： Microchip Technology Inc.
英文描述： 8-Bit CMOS Microcontrollers with A/D Converter(每個I/O口有25mA驅動/吸收電流，微控制器)
中文描述： 8位CMOS微控制器與A / D轉換器（每個的I / O口有25毫安驅動/吸收電流，微控制器）
文件頁數： 86/312頁
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代理商： PIC16C710
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PIC16C7X
DS30390D-page 86
1996 Microchip Technology Inc.
11.2.4
MULTI-MASTER
The I
2
C protocol allows a system to have more than
one master. This is called multi-master. When two or
more masters try to transfer data at the same time, arbi-
tration and synchronization occur.
11.2.4.1
ARBITRATION
Arbitration takes place on the SDA line, while the SCL
line is high. The master which transmits a high when
the other master transmits a low loses arbitration
(Figure 11-15), and turns off its data output stage. A
master which lost arbitration can generate clock pulses
until the end of the data byte where it lost arbitration.
When the master devices are addressing the same
device, arbitration continues into the data.
FIGURE 11-15: MULTI-MASTER
ARBITRATION
(TWO MASTERS)
Masters that also incorporate the slave function, and
have lost arbitration must immediately switch over to
slave-receiver mode. This is because the winning mas-
ter-transmitter may be addressing it.
Arbitration is not allowed between:
A repeated START condition
A STOP condition and a data bit
A repeated START condition and a STOP condi-
tion
Care needs to be taken to ensure that these conditions
do not occur.
transmitter 1 loses arbitration
DATA 1 SDA
DATA 1
DATA 2
SDA
SCL
11.2.4.2
CLOCK SYNCHRONIZATION
Clock synchronization occurs after the devices have
started arbitration. This is performed using a wired-
AND connection to the SCL line. A high to low transition
on the SCL line causes the concerned devices to start
counting off their low period. Once a device clock has
gone low, it will hold the SCL line low until its SCL high
state is reached. The low to high transition of this clock
may not change the state of the SCL line, if another
device clock is still within its low period. The SCL line is
held low by the device with the longest low period.
Devices with shorter low periods enter a high wait-
state, until the SCL line comes high. When the SCL line
comes high, all devices start counting off their high
periods. The first device to complete its high period will
pull the SCL line low. The SCL line high time is deter-
mined by the device with the shortest high period,
Figure 11-16.
FIGURE 11-16: CLOCK SYNCHRONIZATION
CLK
1
CLK
2
SCL
wait
state
start counting
HIGH period
counter
reset
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PDF描述
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PIC16C710-04/SO 制造商:Microchip Technology Inc 功能描述:8BIT CMOS MCU SMD 16C710 SOIC18
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