TIME-OUT SEQUENCE ON POR w/PLL ENABLED (MCLR TI" />
參數(shù)資料
型號： PIC18F2331-I/SO
廠商： Microchip Technology
文件頁數(shù)： 69/119頁
文件大?。?/td> 0K
描述： IC PIC MCU FLASH 4KX16 28SOIC
產(chǎn)品培訓模塊： Asynchronous Stimulus
8-bit PIC® Microcontroller Portfolio
標準包裝： 27
系列： PIC® 18F
核心處理器： PIC
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，LVD，電源控制 PWM，QEI，POR，PWM，WDT
輸入/輸出數(shù)： 24
程序存儲器容量： 8KB（4K x 16）
程序存儲器類型： 閃存
EEPROM 大小： 256 x 8
RAM 容量： 768 x 8
電壓 - 電源 (Vcc/Vdd)： 4.2 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 5x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 28-SOIC（0.295"，7.50mm 寬）
包裝： 管件
產(chǎn)品目錄頁面： 645 (CN2011-ZH PDF)
配用： XLT28SO-1-ND - SOCKET TRANSITION 28SOIC 300MIL
I3-DB18F4431-ND - BOARD DAUGHTER ICEPIC3
2010 Microchip Technology Inc.
DS39616D-page 53
PIC18F2331/2431/4331/4431
FIGURE 5-7:
TIME-OUT SEQUENCE ON POR w/PLL ENABLED (MCLR TIED TO VDD)
TABLE 5-2:
STATUS BITS, THEIR SIGNIFICANCE AND THE INITIALIZATION CONDITION FOR
RCON REGISTER
Condition
Program
Counter
RCON
Register
RI
TO
PD
POR
BOR
STKFUL STKUNF
Power-on Reset
0000h
0--1 1100
1
0
RESET
Instruction
0000h
0--0 uuuu
0
u
Brown-out
0000h
0--1 11u-
1
u
0
u
MCLR Reset during power-managed
Run modes
0000h
0--u 1uuu
u
1
u
MCLR Reset during power-managed Idle
and Sleep modes
0000h
0--u 10uu
u
1
0
u
WDT Time-out during full power or
power-managed Run modes
0000h
0--u 0uuu
u
0
u
MCLR Reset during full-power execution
0000h
0--u uuuu
u
uu
Stack Full Reset (STVREN = 1)
1u
Stack Underflow Reset (STVREN = 1)
u1
Stack Underflow Error (not an actual
Reset, STVREN = 0)
0000h
u--u uuuu
u
1
WDT time-out during power-managed Idle
or Sleep modes
PC + 2
u--u 00uu
u
0
u
Interrupt exit from power-managed modes PC + 2(1) u--u u0uu
u
0
u
Legend:
u
= unchanged, x = unknown, - = unimplemented bit, read as ‘0’.
Note 1:
When the wake-up is due to an interrupt and the GIEH or GIEL bits are set, the PC is loaded with the
interrupt vector (0x000008h or 0x000018h).
TPWRT
TOST
VDD
MCLR
INTERNAL POR
PWRT TIME-OUT
OST TIME-OUT
INTERNAL RESET
PLL TIME-OUT
TPLL
Note:
TOST = 1024 clock cycles.
TPLL
2 ms max. First three stages of the PWRT timer.
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PDF描述
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