參數(shù)資料
型號： PIC18F87J90-I/PT
廠商： Microchip Technology
文件頁數(shù)： 43/59頁
文件大?。?/td> 0K
描述： IC PIC MCU FLASH 128KB 80-TQFP
產(chǎn)品培訓(xùn)模塊： PIC18 J Series MCU Overview
8-bit PIC® Microcontroller Portfolio
標(biāo)準(zhǔn)包裝： 119
系列： PIC® 18F
核心處理器： PIC
芯體尺寸： 8-位
速度： 48MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，LCD，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 67
程序存儲器容量： 128KB（64K x 16）
程序存儲器類型： 閃存
RAM 容量： 3.8K x 8
電壓 - 電源 (Vcc/Vdd)： 2 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 12x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 80-TQFP
包裝： 托盤
產(chǎn)品目錄頁面： 644 (CN2011-ZH PDF)
配用： AC162079-ND - HEADER MPLAB ICD2 18F85J90 64/80
AC164323-ND - MODULE SKT FOR 100TQFP
P89LPC9401_1
Koninklijke Philips Electronics N.V. 2005. All rights reserved.
Preliminary data sheet
Rev. 01 — 5 September 2005
48 of 59
Philips Semiconductors
P89LPC9401
8-bit two-clock 80C51 microcontroller with 32 segment
× 4 LCD driver
Table 13:
Dynamic characteristics (18 MHz)
VDD = 3.0 V to 3.6 V unless otherwise specied.
Tamb = 40 °C to +85 °C for industrial applications, unless otherwise specied. [1] [2]
Symbol
Parameter
Conditions
Variable clock
fosc = 18 MHz Unit
Min
Max
Min
Max
fosc(RC)
internal RC oscillator frequency
7.189
7.557
7.189
7.557
MHz
fosc(WD)
internal watchdog oscillator frequency
320
520
320
520
kHz
fosc
oscillator frequency
0
18
-
MHz
Tcy(CLK)
clock cycle time
55
-
ns
fCLKLP
active frequency on pin CLKLP
0
8
-
MHz
Glitch lter
tgr
glitch rejection time
P1.5/RST pin
-
50
-
50
ns
any pin except
P1.5/RST
125
-
125
-
ns
tsa
signal acceptance
P1.5/RST pin
-
15
-
15
ns
any pin except
P1.5/RST
50
-
50
-
ns
External clock
tCHCX
clock HIGH time
22
Tcy(CLK) tCLCX
22
-
ns
tCLCX
clock LOW time
22
Tcy(CLK) tCHCX
22
-
ns
tCLCH
clock rise time
-5
-
5
ns
tCHCL
clock fall time
-5
-
5
ns
Shift register (UART mode 0)
TXLXL
serial port clock cycle time
16Tcy(CLK)
-
888
-
ns
tQVXH
output data set-up to clock rising edge
time
13Tcy(CLK)
-
722
-
ns
tXHQX
output data hold after clock rising
edge time
-Tcy(CLK) + 20
-
75
ns
tXHDX
input data hold after clock rising edge
time
-0
-
0
ns
tXHDV
input data valid to clock rising edge
time
150
-
150
-
ns
SPI interface
fSPI
SPI operating frequency
slave
0
CCLK
6
0
3.0
MHz
master
-
CCLK
4
-
4.5
MHz
TSPICYC
SPI cycle time
slave
6
CCLK
-
333
-
ns
master
4
CCLK
-
222
-
ns
tSPILEAD
SPI enable lead time (slave)
250
-
250
-
ns
tSPILAG
SPI enable lag time (slave)
250
-
250
-
ns
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PDF描述
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