參數(shù)資料
型號(hào)： PSD4235G2
英文描述： Flash In-System-Programmable Peripherals for 16-Bit MCUs(用于16位MCU的閃速在系統(tǒng)可編程外圍芯片)
中文描述： Flash在系統(tǒng)可編程外設(shè)的16位微控制器（用于16位微控制器的閃速在系統(tǒng)可編程外圍芯片）
文件頁(yè)數(shù)： 32/114頁(yè)
文件大?。?/td> 567K
代理商： PSD4235G2
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The
PSD4000
Functional
Blocks
(cont.)
Level 1
SRAM, I/O, or
Peripheral I/O
Level 2
Secondary Flash Memory
Highest Priority
Lowest Priority
Level 3
Main Flash Memory
Figure 5. Priority Level of Memory and I/OComponents
9.1.3.1. Memory Select Configuration for MCUs with Separate Program and Data Spaces
The 80C51XA and compatible family of microcontrollers, can be configured to have
separate address spaces for code memory (selected using PSEN) and data memory
(selected using RD). Any of the memories within the PSD4000 can reside in either space
or both spaces. This is controlled through manipulation of the VM register that resides in
the PSD
’
s CSIOP space.
The VM register is set using PSDsoft to have an initial value. It can subsequently be
changed by the microcontroller so that memory mapping can be changed on-the-fly.
For example, you may wish to have SRAM and main Flash in Data Space at boot, and
secondary Flash memory in Program Space at boot, and later swap main and secondary
Flash memory. This is easily done with the VM register by using PSDsoft to configure it for
boot up and having the microcontroller change it when desired.
Table 11 describes the VM Register.
Bit 7
PIO_EN
Bit 6* Bit 5*
Bit 4
FL_Data Boot_Data
Bit 3
Bit 2
FL_Code
Bit 1
Bit 0
Boot_Code SRAM_Code
0 = disable
PIO mode
*
*
0 = RD
can
’
t
access
Flash
0 = RD
can
’
t
access
Boot Flash
0 = PSEN
can
’
t
access
Flash
0 = PSEN
can
’
t
access
Boot Flash
0 = PSEN
can
’
t
access
SRAM
1= enable
PIO mode
*
*
1 = RD
access
Flash
1 = RD
access
Boot Flash
1 = PSEN
access
Flash
1 = PSEN
access
Boot Flash
1 = PSEN
access
SRAM
Table 11. VM Register
NOTE:
Bits 6-5 are not used.
PSD4000 Series
Beta Information
28
相關(guān)PDF資料
PDF描述
PSD4235G2 FLASH IN-SYSTEM PROGRAMMABLE (ISP) PERIPHERALS FOR 16-BIT MCUS (5V SUPPLY)
PSD4235G2V -200V 100kRad Hi-Rel Single P-Channel TID Hardened MOSFET in a TO-254AA package; A JANSR2N7426 with Standard Packaging
PSD4235G1-B-12J Flash In-System Programmable ISP Peripherals For 16-bit MCUs 5V Supply
PSD4235F2-A-12J Flash In-System Programmable ISP Peripherals For 16-bit MCUs 5V Supply
PSD4235G2-A-12J Flash In-System Programmable ISP Peripherals For 16-bit MCUs 5V Supply
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參數(shù)描述
PSD4235G2-70U 功能描述:SPLD - 簡(jiǎn)單可編程邏輯器件 5.0V 4M 70ns RoHS:否 制造商:Texas Instruments 邏輯系列:TICPAL22V10Z 大電池?cái)?shù)量:10 最大工作頻率:66 MHz 延遲時(shí)間:25 ns 工作電源電壓:4.75 V to 5.25 V 電源電流:100 uA 最大工作溫度:+ 75 C 最小工作溫度:0 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:DIP-24
PSD4235G2-90U 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
PSD4235G2-90UI 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
PSD4235G2V-12UI 功能描述:CPLD - 復(fù)雜可編程邏輯器件 3.3V 4M 120ns RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
PSD4235G2V-90U 功能描述:CPLD - 復(fù)雜可編程邏輯器件 3.3V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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