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參數(shù)資料
| 型號： | SC2200UCL-266 |
| 廠商： | National Semiconductor Corporation |
| 元件分類： | 微處理器 |
| 英文描述： | Thin Client On a Chip |
| 中文描述： | 瘦客戶機片上 |
| 文件頁數(shù)： | 6/433頁 |
| 文件大?。?/td> | 3255K |
| 代理商： | SC2200UCL-266 |
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www.national.com
6
Revision 3.0
G
Table of Contents
(Continued)
4.5.3
RTC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
4.5.3.1
Usage Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124
RTC General-Purpose RAM Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124
SYSTEM WAKEUP CONTROL (SWC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
4.6.1
Event Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
4.6.1.1
Audio Codec Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
4.6.1.2
CEIR Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
4.6.2
SWC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126
ACCESS.BUS INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
4.7.1
Data Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
4.7.2
Start and Stop Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
4.7.3
Acknowledge (ACK) Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
4.7.4
Acknowledge After Every Byte Rule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
4.7.5
Addressing Transfer Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
4.7.6
Arbitration on the Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
4.7.7
Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
4.7.7.1
Master Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133
4.7.8
Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134
4.7.9
Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134
4.7.10
ACB Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
LEGACY FUNCTIONAL BLOCKS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138
4.8.1
Parallel Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138
4.8.1.1
Parallel Port Register and Bit Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
4.8.2
UART Functionality (SP1 and SP2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .140
4.8.2.1
UART Mode Register Bank Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .140
4.8.2.2
SP1 and SP2 Register and Bit Maps for UART Functionality . . . . . . . . . . . . . . . 140
4.8.3
IR Communications Port (IRCP) / Serial Port 3 (SP3) Functionality . . . . . . . . . . . .144
4.8.3.1
IR/SP3 Mode Register Bank Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
4.8.3.2
IRCP/SP3 Register and Bit Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
4.5.4
4.6
4.7
4.8
5.0
Core Logic Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
5.1
FEATURE LIST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150
5.2
MODULE ARCHITECTURE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151
5.2.1
Fast-PCI Interface to External PCI Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152
5.2.1.1
Processor Mastered Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
5.2.1.2
External PCI Mastered Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
5.2.1.3
Core Logic Internal or Sub-ISA Mastered Cycles . . . . . . . . . . . . . . . . . . . . . . . . 152
5.2.1.4
External PCI Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
5.2.1.5
Bus Master Request Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
5.2.2
PSERIAL Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152
5.2.2.1
Video Retrace Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
5.2.3
IDE Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153
5.2.3.1
IDE Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
5.2.3.2
PIO Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
5.2.3.3
Bus Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
5.2.3.4
UltraDMA/33 Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
5.2.4
Universal Serial Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156
5.2.5
Sub-ISA Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156
5.2.5.1
Sub-ISA Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
5.2.5.2
Sub-ISA Support of Delayed PCI Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . 157
5.2.5.3
Sub-ISA Bus Data Steering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
5.2.5.4
I/O Recovery Delays . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
5.2.5.5
ISA DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
5.2.5.6
ROM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
5.2.5.7
PCI and Sub-ISA Signal Cycle Multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SC2200UCL-300 | Thin Client On a Chip |
| SC2200UFH-233 | Thin Client On a Chip |
| SC2200UFH-266 | Thin Client On a Chip |
| SC246 | SILICON BIDIRECTIONAL THYRISTORS |
| SC41343DW | Encoder and Decoder Pairs |
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參數(shù)描述 |
|---|---|
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