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參數(shù)資料
| 型號： | SC2200UCL-266 |
| 廠商： | National Semiconductor Corporation |
| 元件分類： | 微處理器 |
| 英文描述： | Thin Client On a Chip |
| 中文描述： | 瘦客戶機(jī)片上 |
| 文件頁數(shù)： | 87/433頁 |
| 文件大?。?/td> | 3255K |
| 代理商： | SC2200UCL-266 |
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Revision 3.0
87
www.national.com
G
General Configuration Block
(Continued)
0
SDBE0 (Slave Disconnect Boundary Enable).
Works in conjunction with the GX1 module’s PCI Control Function 2 Regis-
ter (Index 41h), bit 1 (SDBE1). Sets boundaries for when the GX1 module is a PCI slave.
SDBE[1:0]
00: Read and Write disconnect on boundaries set by bits [3:2] of the GX1 module’s PCI Control Function 2 register (Index
41h).
01: Write disconnects on boundaries set by bits [3:2] of the GX1 module’s PCI Control Function 2 register. Read discon-
nects on cache line boundary of 16 bytes.
1x: Read and Write disconnect on cache line boundary of 16 bytes.
This bit is reset to 1.
All PCI bus masters (including SC2200’s on-chip PCI bus masters, e.g., the USB Controller) must be disabled while modify-
ing this bit. When accessing this register while any PCI bus master is enabled, use read-modify-write to ensure these bit
contents are unchanged.
Offset 38h
This register selects the IRQ signal of the combined WATCHDOG and High-Resolution timer interrupt. This interrupt is shareable with
other interrupt sources.
Interrupt Selection Register - INTSEL (R/W)
Reset Value: 00h
7:4
3:0
Reserved.
Write as read.
CBIRQ.
Configuration Block Interrupt.
0000: Disable
0001: IRQ1
0010: Reserved
0011: IRQ3
0100: IRQ4
0101: IRQ5
0110: IRQ6
0111: IRQ7
1000: IRQ8#
1001: IRQ9
1010: IRQ10
1011: IRQ11
1100: IRQ12
1101: Reserved
1110: IRQ14
1111: IRQ15
Offset 39h-3Bh
Reserved - RSVD
Offset 3Ch
This register identifies the IA On a Chip device. SC2200 = 04h.
IA On a Chip Identification Number Register - IID (RO)
Reset Value: xxh
Offset 3Dh
This register identifies the device revision. See device errata for value.
Revision Register - REV (RO)
Reset Value: xxh
Offset 3Eh-3Fh
This register sets the base address of the Configuration block.
Configuration Base Address Register - CBA (RO)
Reset Value: xxh
15:6
5:0
Configuration Base Address.
These bits are the high bits of the Configuration Base Address.
Configuration Base Address.
These bits are the low bits of the Configuration Base Address. These bits are set to 0.
Table 3-2. Multiplexing, Interrupt Selection, and Base Address Registers (Continued)
Bit
Description
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