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參數(shù)資料
| 型號： | SI5368C-C-GQ |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 38/92頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK MULTIPLIER ATTEN 100TQFP |
| 標準包裝： | 90 |
| 系列： | DSPLL® |
| 類型： | 時鐘放大器，振動衰減器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 4:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 346MHz |
| 除法器/乘法器： | 無/是 |
| 電源電壓： | 1.71 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
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Si5368
Rev. 1.0
43
Reset value = 1111 1111
Register 21.
Bit
D7D6D5D4D3D2D1
D0
Name
INCDEC_
PIN
FSYNC_
ALIGN_PIN
CK4_ACTV
_PIN
CK3_ACTV
_PIN
CK2_ACTV
_PIN
CK1_ACTV
_PIN
CKSEL_
PIN
Type
R/W
Force 1
R/W
Bit
Name
Function
7
INCDEC_PIN
INCDEC_PIN.
Determines how coarse skew adjustments can be made. The adjustments can be
made via hardware using the INC/DEC pins or with software via the CLAT register.
0: INC and DEC inputs ignored; use CLAT register to adjust skew.
1: INC and DEC inputs control output phase increment/decrement.
6
Reserved
5
FSYNC_ALIGN_PIN FSYNC_ALIGN_PIN.
Realignment of FSYNCOUT can be controlled by the FSYNC_ALIGN input pin
instead of the FSYNC_ALIGN_REG register bit.
0: FSYNC_ALIGN pin ignored. FSYNC_ALIGN_REG register bit controls
FSYNCOUT realignment.
1: FSYNC_ALIGN pin controls FSYNCOUT realignment.
4
CK4_ACTV_PIN
CK4_ACTV_PIN.
If the CKSEL[1]/CK4_ACTV pin is functioning as the CK4_ACTV output (see
CKSEL[1]/CK4_ACTV pin description on CK4_ACTV), the CK4_ACTV_REG sta-
tus bit can be reflected to the CK4_ACTV output pin using the CK4_ACTV_PIN
enable function.
0: CK4_ACTV output pin tristated
1: CK4_ACTV status reflected to output pin.
3
CK3_ACTV_PIN
CK3_ACTV_PIN.
If the CKSEL[0]/CK3_ACTV pin is functioning as the CK3_ACTV output (see
CKSEL[0]/CK3_ACTV pin description on CK3_ACTV), the CK3_ACTV_REG sta-
tus bit can be reflected to the CK3_ACTV output pin using the CK3_ACTV_PIN
enable function.
0: CK3_ACTV output pin tristated.
1: CK3_ACTV status reflected to output pin.
2
CK2_ACTV_PIN
CK2_ACTV_PIN.
The CK2_ACTV_REG status bit can be reflected to the CK2_ACTV output pin
using the
CK2_ACTV_PIN enable function.
0: CK2_ACTV output pin tristated.
1: CK2_ACTV status reflected to output pin.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| Si5369B-C-GQ | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 LW LOOP BW AR CLK MULT/JITTER 4IN 5OUT RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-56 |
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