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參數(shù)資料
| 型號： | SPAK56854FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 570/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56854FG120 |
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B-142
DSP56F801/803/805/807 User’s Manual
MOTOROLA
Preliminary
Application:
Date:
Programmer:
Sheet
C
B
HI8
HI8 Interface Status Register (ISR)
7 of 10
HI8 Interface
Status Register
(ISR)
$1FFFD8 + $2
Bits
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
0
HREQ DMA
0
HF3
HF2
TRDY TXDE RXDF
Write
0
RESET
0
000
00
0
Bits
Name
Description
7
HREQ
Host Request
This bit indicates the status of the external Host Request (HREQ) output pin if the HRMS bit is
cleared; or the external Host Transmit Receive Request (HTRQ) output pins, and HRRQ
respectively, if HRMS is set. When the HREQ status bit is cleared, it indicates the Host Request
pin, HREQ or HTRR, HTRQ and HRRQ, are deasserted and either host processor interrupts or
host DMA transfers are being requested.
6
DMA
Host DMA Status
The DMA status bit (DMA) indicates that the host processor has enabled the DMA mode of the
HI8 (HM1 or HM0 =1). When the DMA status bit is clear, it indicates that the DMA mode is
disabled by the Host mode bits (HM0 and HM1) in the Interface Control Register ICR and no
DMA operations are pending. When DMA is set, it indicates that the DMA mode is enabled and
the host processor should not use the active DMA channel (RXH:RXL or TXH:TXL depending
on DMA direction) to avoid conflicts with the DMA data transfers.
4
HF3
Host Flag 3
The Host Flag 3 (HF3) bit in the Interrupt Status Register indicates the state of Host Flag
3 in the Host Control Register on the DSP side. The HF3 bit can only be changed by the
DSP Side.
3
HF2
Host Flag 2
The Host Flag 2 (HF2) bit in the Interface Control Register (ISR) indicates the state of Host
Flag 2 in the Host Control Register on the DSP side. The HF2 bit can only be changed by
the DSP Side.
2
TRDY
Transmitter Ready
This flag bit indicates TXH, TXL, and the HRX registers are empty. When the TRDY bit is
set, the data the host processor writes to the TXH and TXL registers is immediately
transferred to the DSP side of the HI8. The many applications can use this feature.
1
TXDE
Transmit Data Register Empty
This bit indicates the transmit byte registers (TXH, and TXL) are empty and can be written
by the host processor. TXDE is set when the transmit byte registers are transferred to
the HRX register. TXDE is cleared when the transmit (TXL or TXH according to HLEND
bit) register is written by the host processor. TXDE can be set by the host processor
using the initialize feature.
0
RXDF
Receive Data Register Full
This flag bit indicates the receive byte registers (RXH and RXL) contain data from the
DSP Side and can be read by the host processor. The RXDF bit is set when the HTX is
transferred to the receive byte registers. RXDF is cleared when the receive data (RXL or
RXH according to HLEND bit) register is read by the host processor.
denotes Reserved Bits
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