參數(shù)資料
型號(hào)： SPAK56855BU120
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號(hào)處理
英文描述： 16-BIT, 4 MHz, OTHER DSP, PQFP100
封裝： LQFP-100
文件頁數(shù)： 12/649頁
文件大?。?/td> 7965K
代理商： SPAK56855BU120
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Signal Description
MOTOROLA
System Integration Module (SIM)
4-5
Preliminary
4
Table 4-2. Clock Generator Inputs/Outputs
Name
Type
Clock Domain
Function
CLK_SYS_DRAM
Output
CLK_MSTR
System clock to data RAM with hold off support
CLK_SYS_IPBB
Output
CLK_MSTR
System clock to IPBus Bridge with hold off support
CLK_SYS_CPUCLK
Output
CLK_MSTR
System clock to DSP56800E Core with hold off support
CLK_CPU_PCLK
Output
CLK_MSTR
Feeds PCLK input on DSP56800E Core
CLK_CPU_NCLK
Output
CLK_MSTR
Feeds NCLK input on DSP56800E Core
CLK_CPU_WCLK
Output
CLK_MSTR
Feeds WRAP_CLK input on DSP56800E Core
CLK_SYS_GENRI
Output
CLK_MSTR
General purpose system clock with hold off support
CLK_SYS_GENRI_INV
Output
CLK_MSTR
General purpose system clock with hold off support-inverted
CLK_SYS_CONT
Output
CLK_MSTR
Continuous system clock (feeds back into SIM)
CLK_PER_CONT
Output
CLK_MSTR
Peripheral bus clock
CLK_PER_CONT_INV
Output
CLK_MSTR
Inverted peripheral bus clock
CLK_CLKOUT
Output
CLK_MSTR
Output to CLKOUT output pad
PCLK_PHASE
Output
CLK_MSTR
Indicates peripheral clock phase (1=address 0=data)
HOLD OFF
Output
CLK_MSTR
Indicates at least one hold off control is asserted,
used to abort peripheral bus transactions
C7WAITST
Output
CLK_MSTR
Indicates to core if it’s system clock is to be stalled for reasons
other than a core reset (e.g. a hold off or core_stall)
CLK_MSTR
Input
CLK_MSTR
Master input clock from CGM module
CLK_OSC
Input
—
Master clock direct from oscillator bypassing CGM module
CLK_SCAN
Input
—
Scan mode clock
HOLD_DRAM
Input
—
Hold off request from data RAM
HOLD_IPBB
Input
CLK_MSTR
Hold off request from IPBus bridge
N1CLKEN
Input
CLK_MSTR
NCLK enable signal from DSP56800E Core
JHAWKCORETAP_EN
Input
CLK_MSTR
Re synchronized to CLK_SYS_CONT and used to disable
CLK_CPU_PCLK after reset if core tap disabled
CORE_STALL
Input
—
Core stall request from SBC for DMA mastership
Table 4-3. Reset Generator Inputs/Outputs
Name
Type
Clock Domain
Function
RST_CORE
Output
CLK_SYS_CONT Synchronized and extended reset to DSP56800E Core
RST_PERIPH
Output
CLK_SYS_CONT Synchronized and extended reset to general peripheral logic
RST_TOD
Output
CLK_SYS_CONT
Synchronized and extended reset to modules using only power
on reset (the TOD and COP modules)
RST_CGM
Output
CLK_OSC
Synchronized and extended reset to CGM module
RST_PIN
Input
—
Reset request from external reset pin
RST_POR
Input
—
Reset request from power-on reset module
RST_COP
Input
—
Reset request from COP module
相關(guān)PDF資料
PDF描述
SPAK56854FG120 16-BIT, 4 MHz, OTHER DSP, PQFP128
SPAK56F802TA60 0-BIT, 60 MHz, OTHER DSP, PQFP32
SPAK56F805FV80 16-BIT, 8 MHz, OTHER DSP, PQFP144
SPAK56F807VF80 16-BIT, 80 MHz, OTHER DSP, PBGA160
SPAK56F807VF80 16-BIT, 80 MHz, OTHER DSP, PBGA160
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
SPAK56857BU120 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor
SPAK56F803BU80 制造商:Freescale Semiconductor 功能描述:
SPAK56F805FV80 制造商:Freescale Semiconductor 功能描述:
SPAKDSP303AG100 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
SPAKDSP303GC100 制造商:Motorola Inc 功能描述:
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