參數(shù)資料
型號： ST10F168-Q3
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP144
封裝： 28 X 28 MM, PLASTIC, QFP-144
文件頁數(shù)： 66/74頁
文件大?。?/td> 479K
代理商： ST10F168-Q3
ST10F168
69/74
20.5.12 - CLKOUT and READY
VDD =5V ±10%, VSS = 0V, for Q6 version : TA =-40, +85°C and for Q3 version TA = -40, +125°C, CL = 100pF,
unless otherwise specified
Notes: 1. These timings are given for test purposes only, in order to assure recognition at a specific clock edge.
2. Demultiplexed bus is the worst case. For multiplexed bus 2TCL are to be added to the maximum values. This adds even more time
for deactivating READY.
The 2tA and tC refer to the next following bus cycle, tF refers to the current bus cycle.
Table 26 : CLKOUT and READY characteristics
Symbol
Parameter
Max. CPU Clock
25MHz
Variable CPU Clock
1/2 TCL = 1 to 25MHz
Unit
Minimum
Maximum
Minimum
Maximum
t29 CC CLKOUT cycle time
40
2TCL
ns
t30 CC CLKOUT high time
14
–
TCL – 6
–
ns
t31 CC CLKOUT low time
10
–
TCL – 10
–
ns
t32 CC CLKOUT rise time
–
4
–
4
ns
t33 CC CLKOUT fall time
–
4
–
4
ns
t34 CC CLKOUT rising edge to ALE falling
edge
-3 + tA
+7 + tA
-3 + tA
7+ tA
ns
t35 SR Synchronous READY setup time to
CLKOUT
14
–
14
–
ns
t36 SR Synchronous READY hold time after
CLKOUT
4–
4
–
ns
t37 SR Asynchronous READY low time
54
–
2TCL + 14
–
ns
t58 SR Asynchronous READY setup time
1
14
–
14
–
ns
t59 SR Asynchronous READY hold time
1
4–
4
–
ns
t60 SR Async. READY hold time after RD, WR
high (Demultiplexed Bus) 2
00 + 2tA
+tC +tF
2
0TCL - 20
+2tA +tC +tF
2
ns
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PDF描述
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