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參數(shù)資料
| 型號： | ST20GP1 |
| 英文描述： | MAX 7000 CPLD 256 MC 208-PQFP |
| 中文描述： | GPS處理器 |
| 文件頁數(shù)： | 107/116頁 |
| 文件大?。?/td> | 1107K |
| 代理商： | ST20GP1 |
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ST20-GP1
107/116
19.5 Parallel port timings
19.5.1 Dreq/Dack protocol
In this mode the two control pins
PlinknotReq
(Dreq) and
PlinknotAck
(Dack) are active low. The
initial (inactive) state of the two control wires is high.
Notes:
1
This will be a maximum of 200 ns if the port is already programmed either to accept another
byte or to write another byte and the port has the data available. In the extreme case for a
PLink output this value could be very large if the link has to wait for other external accesses
to complete before it can read the data to write out through the PLink.
Figure 19.6 Byte-wide parallel port timings when using the Dreq/Dack protocol
Symbol Parameter
Min
Max
Units
PLink is output t
PALPDV
PlinknotAck
falling transition to
PlinkData
valid
t
PAHDOX
PlinkData
hold time after rising edge of
PlinknotAck
t
PAHDOZ
PlinkData
output tristate time from
PlinknotAck
rising edge
t
PAHDIX
PlinkData
hold after
PlinknotAck
rising edge
t
PALDIV
PlinkData
valid after
PlinknotAck
falling edge
t
PAHPRL
PlinknotAck
rising edge to succeeding
PlinknotReq
falling edge
t
PALPAH
PlinknotAck
low time
t
PRLPAL
Time between the input
PlinknotReq
falling and the output
Plin-
knotAck
falling
Table 19.5 Timings for Dreq/Dack protocol
100
ns
ns
ns
ns
ns
ns
ns
ns
10
90
PLink is input
0
20
PLink is input
or output
0
55
25
340
see note
1
PlinknotReq
(Dreq)
PlinknotAck
(Dack)
PlinkData0-7
(Output)
t
PALDOV
t
PALPAH
t
PAHDOX
t
PRLPAL
PlinkData0-7
(Input)
t
PAHDOZ
t
PAHPRL
t
PALDIV
t
PAHDIX
相關(guān)PDF資料 |
PDF描述 |
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