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參數(shù)資料
| 型號(hào)： | TMPR3904AF |
| 廠商： | Toshiba Corporation |
| 英文描述： | 32 Bit TX39 Family System RISC Microprocessor(32位TX39系列簡(jiǎn)化指令系統(tǒng)計(jì)算機(jī)微處理器) |
| 中文描述： | 32位TX39家庭系統(tǒng)RISC微處理器（32位TX39系列簡(jiǎn)化指令系統(tǒng)計(jì)算機(jī)微處理器） |
| 文件頁(yè)數(shù)： | 15/28頁(yè) |
| 文件大?。?/td> | 209K |
| 代理商： | TMPR3904AF |
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INTEGRATED CIRCUIT
TECHNICAL DATA
TOSIBA RISC PROCESSOR
TMPR3904AF
EJC-TMPR3904AF-15
14-Dec-1998
TOSHIBA CORPORATION
(T
a
= 0
～
70
°
C, V
DD
= 3.3V
±
0.3V, V
SS
= 0V, C
L
= 50pF)
Symbol
Signal
Description
Min.
Max.
Unit
t
25
t
26
t
27
t
28
t
29
t
30
RESET*, INT[7:0]*,NMI* Hold
RESET*
CLKEN
SYSCLK
PLLOFF*
RAS1[3:0]*, RAS0[3:0]*
CAS[3:0]*
WE*
CE1[3:0]*, CE0[3:0]*
OE1*, OE0*
SWE1*, SWE0*
DREQ[3:0]
DREQ[3:0]
DACK[3:0]
TIMIN1, TIMIN2
TIMOUT1,TIMOUT2
SCLK
PIO0[7:0]
PIO0[7:0]
PIO0[7:0]
SCS[3:0]*
A[13:1]
A[13:1]
BSTART*
0
-
-
-
-
-
ns
tsys
μ
s
tsys
μ
s
ns
Reset time
PLL stabilization time upon reset 500
(2)
12
2
250
-
Delay
10
t
31
t
32
Delay
Delay
-
-
10
10
ns
ns
t
33
t
34
t
35
t
36
t
37
t
38
t
39
t
40
t
41
t
42
t
43
t
44
t
45
t
46
Delay
Hold
Delay
External timer clock
Timer output
External baud rate clock
Delay
Setup
Hold
Delay
Row address output delay
Column address output delay
Low width driven by an external
bus master
(1)
SYSCLK-BSTART* delay
(Half speed bus mode)
Hold (Half speed bus mode)
-
8
0
-
10
-
-
10
-
10
-
10
-
-
10
15
15
-
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
tsys
45
-
80
-
8
0
-
-
-
1
t
47
SYSCLK-BSTART*
0
tsys/2
-t
49
-
ns
t
48
A[31:1], BE[3:0], R/W*,
BSTART*, LAST*
GCLK-SYSCLK
0
ns
t
49
GCLK-SYSCLK delay
(Half speed bus mode)
-
8
ns
(1) Both this specification and setup/hold time must be satisfied at the same time when the
external bus master drives the BSTART*.
(2) This specification does not include X tal oscillation start time (t
STA
).
Note: Load capacitance(C
L
) for A[31:1], D[31:0] is 100pF.
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PDF描述 |
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