參數(shù)資料
型號： TMS320LC31-40
元件分類： 數(shù)字信號處理
英文描述： Digital Signal Processor
中文描述： 數(shù)字信號處理器
文件頁數(shù)： 44/48頁
文件大?。?/td> 636K
代理商： TMS320LC31-40
T
D
S
4
P
timer pin timing
Valid logic-level periods and polarity are specified by the contents of the internal control registers.
The following tables define the timing parameters for the timer pin. The numbers shown in Figure 31 correspond with those in the NO. column
of the tables below.
timing parameters for timer pin for TMS320LC31-33 (see Figure 31)
NO.
DESCRIPTION
’LC31-33
’C31-40,
’LC31-40
UNIT
MIN
MAX
MIN
MAX
88
tsu(TCLK-H1L)
th(H1L-TCLK)
td(H1H-TCLK)
Setup time, TCLK external before H1 low
12
10
ns
89
Hold time, TCLK external after H1 low
0
0
ns
90
Delay time, H1 high to TCLK internal valid
10
9
ns
91
t(TCLK)
tc(TCLK)
Cycle time TCLK
Cycle time, TCLK
TCLK ext
tc(H)
×
2.6
tc(H)
×
2
tc(H)+12
tc(H)
×
2.6
tc(H)
×
2
tc(H)+10
ns
TCLK int
tc(H)
×
2
32
tc(H)
×
2
32
92
t(TCLK)
tw(TCLK)
Pulse duration TCLK high/low
Pulse duration, TCLK high/low
TCLK ext
TCLK int
ns
[tc(TCLK)/2]–15
[tc(TCLK)/2]+5
[tc(TCLK)/2]–5
[tc(TCLK)/2]+5
Timing parameters 88 and 89 are applicable for a synchronous input clock. Timing parameters 91 and 92 are applicable for an asynchronous input clock.
Specified by design but not tested
timing parameters for timer pin for TMS320LC31-40, TMS320C31-50, and TMS320C31-60 (see Figure 31)
NO.
DESCRIPTION
’C31-50
’C31-60
’C31-80
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
88
tsu(TCLK-H1L)
Setup time, TCLK external
before H1 low
8
6
5
ns
89
th(H1L-TCLK)
Hold time, TCLK external
after H1 low
0
0
0
ns
90
td(H1H-TCLK)
Delay time, H1 high to TCLK
internal valid
9
8
6
ns
91
t(TCLK)
tc(TCLK)
TCLK ext
tc(H)
×
2.6
tc(H)
×
2
tc(H)+10
tc(H)
×
2.6
tc(H)
×
2
tc(H)+10
tc(H)
×
2.6
tc(H)
×
2
tc(H)+6
ns
TCLK int
tc(H)
×
2
32
tc(H)
×
2
32
tc(H)
×
2
32
92
t(TCLK)
tw(TCLK)
TCLK ext
TCLK int
ns
[tc(TCLK)/2]–5
[tc(TCLK)/2]+5
[tc(TCLK)/2]–5
[tc(TCLK)/2]+5
[tc(TCLK)/2]–5
[tc(TCLK)/2]+5
Timing parameters 88 and 89 are applicable for a synchronous input clock. Timing parameters 91 and 92 are applicable for an asynchronous input clock.
Specified by design but not tested
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