參數資料
型號： TMS320LC545
廠商： Texas Instruments, Inc.
元件分類： 數字信號處理
英文描述： Digital Signal Processors(20/25ns指令周期， 高性能，大并行度，特殊指令集可有效實現多種復雜算法及應用的DSP)
中文描述： 數字信號處理器（20/25ns指令周期，高性能，大并行度，特殊指令集可有效實現多種復雜算法及應用的數字信號處理器）
文件頁數： 82/107頁
文件大小： 2149K
代理商： TMS320LC545
TMS320C54x, TMS320LC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039A – FEBRUARY 1996 – REVISED JULY 1997
79
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
reset, BIO, interrupt, and
MP/MC timings
timing requirements over recommended operating conditions for reset, interrupt, BIO, and MP/MC
[H = 0.5 t
c(CO)
]
(see Figure 24, Figure 25, and Figure 26)
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
th(RS)
th(BIO)
th(INT)
th(MPMC)
tw(RSL)
tw(BIO)S
tw(BIO)A
tw(INTH)S
tw(INTH)A
tw(INTL)S
tw(INTL)A
Hold time, RS after CLKOUT low
0
0
0
ns
Hold time, BIO after CLKOUT low
Hold time, INTn, NMI, after CLKOUT low
Hold time, MP/MC after CLKOUT low
Pulse duration, RS low§||
0
0
0
ns
0
0
0
ns
0
0
0
ns
4H+10
4H+10
4H+10
ns
Pulse duration, BIO low, synchronous
Pulse duration, BIO low, asynchronous
2H+15
2H+12
2H+10
ns
4H
4H
4H
ns
Pulse duration, INTn, NMI high (synchronous)
2H+15
2H+12
2H+10
ns
Pulse duration, INTn, NMI high (asynchronous)
4H
4H
4H
ns
Pulse duration, INTn, NMI low (synchronous)
Pulse duration, INTn, NMI low (asynchronous)
2H+15
2H+12
2H+10
ns
4H
4H
4H
ns
tw(INTL)WKP
Pulse duration, INTn, NMI low for IDLE2/IDLE3
wakeup
Setup time, RS before X2/CLKIN low#
10
10
10
ns
tsu(RS)
tsu(BIO)
tsu(INT)
tsu(MPMC)
The external interrupts (INT0–INT3, NMI) are synchnonized to the core CPU by way of a two flip-flop synchronizer which samples these inputs
with consecutive falling edges of CLKOUT. The input to the interrupt pins is required to represent a 1–0–0 sequence at the timing that is
corresponding to three CLKOUTs sampling sequence.
Values assured by design but not tested
§If the PLL mode is selected, then at power-on sequence, or at wakeup from IDLE3, RS must be held low for at least 50
μ
s to assure synchronization
and lock-in of the PLL.
Values derived from characterization data and not tested
#Divide-by-two mode
||Note that RS may cause a change in clock frequency, therefore changing the value of H (see the PLL section).
5
5
5
ns
Setup time, BIO before CLKOUT low
15
12
10
ns
Setup time, INTn, NMI, RS before CLKOUT low
Setup time, MP/MC before CLKOUT low
15
12
10
ns
10
10
10
ns
A
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PDF描述
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參數描述
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