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參數(shù)資料
| 型號： | TSC21020F-20MC-E |
| 英文描述： | FPGA, CYCLONE III, 25K LE, 256UBGA Programmable Logic Type:FPGA; Logic IC function:FPGA; Logic IC family:Cyclone III; Logic IC Base Number:3; I/O lines, No. of:156; |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 31/51頁 |
| 文件大小： | 763K |
| 代理商： | TSC21020F-20MC-E |
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31
TSC21020F
4153F
–
AERO
–
06/03
Clock Signal
Figure 3.
Clock
Reset
Parameter
20 MHz
Unit
Min
Max
T
CK
CLKIN Period
50
150
ns
t
CKH
CLKIN Width High
10
ns
t
CKL
CLKIN Width Low
10
ns
Parameter
20 MHz
Frequency
Dependency
(1)
Unit
Min
Max
Min
Max
t
WRST
(2)
RESET Width Low
200
4t
CK
ns
t
SRST
before CLKIN High
(3)
RESET Setup
29
50
29 + DT/2
30
ns
Notes:
1. DT = t
CK
- 50 ns
2. Applies after the power-up sequence is complete. At power up, the Internal Phase
Locked Loop requires no more than 1000CLKIN cycles while RESET is low, assum-
ing stable V
DD
and CLKIN (not including clock oscillator start-up time).
3. Specification only applies in cases where multiple TSC21020F processors are
required to execute in program counter lock-step (all processors start execution at
location 8 in the same cycle). See the Hardware Configuration chapter of the
ADSP-21020 User’s Manual from Analog Devices
for reset sequence information.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| TSC21020F-20SAP833 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DSP|32-BIT|CMOS| RAD HARD|PGA|223PIN|CERAMIC |
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