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參數(shù)資料
| 型號： | UPD30181GM-66-8ED |
| 廠商： | NEC Corp. |
| 英文描述： | 64-/32-Bit Microprocessor |
| 中文描述： | 64-/32-Bit微處理器 |
| 文件頁數(shù)： | 191/444頁 |
| 文件大?。?/td> | 1449K |
| 代理商： | UPD30181GM-66-8ED |
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CHAPTER 10 POWER MANAGEMENT UNIT (PMU)
User’s Manual U14272EJ3V0UM
191
(4) Hibernate mode
All clocks other than the RTC clock (32.768 kHz) are fixed to high level and the PLL operation stops. An RTC
and a monitor for activation factors in the PMU continue their operation.
To enter to Hibernate mode from Fullspeed mode, execute a Hibernate mode sequence (see
10.6 DRAM
Interface Control
) first. After the HIBERNATE instruction has passed the WB stage and DRAMs enter self-
refresh mode, the V
R
4181 waits until SysAD bus (internal) enters idle state. Then, MPOWER signal becomes
inactive after internal clocks are shut down and pipeline operation stops.
2.5 V power supply can be stopped during MPOWER signal is inactive. If it is stopped, however, the contents of
registers in the peripheral units other than PMU, GIU, LED, and RTC are not retained.
To restore to Fullspeed mode from Hibernate mode, one of the interrupt requests listed in Figure 10-1. When the
processor restores to Fullspeed mode from Hibernate mode, it starts a program execution from the Cold Reset
exception vector (0xBFC0 0000).
10.3 Reset Control
The operations of the RTC, peripheral units, and CPU core, and PMUINTREG register bit settings during a reset
are listed below.
Table 10-2. Operations During Reset
Reset type
RTC, GIU
Peripheral units
CPU core
PMUINTREG bits
RTC reset
Reset
Reset
Cold Reset
RTCRST = 1
RSTSW reset 1
Active
Reset
Cold Reset
RSTSW = 1
SDRAM = 0
RSTSW reset 2
Active
Active
Cold Reset
RSTSW = 1
SDRAM = 1
Deadman’s Switch
reset
Active
Reset
Cold Reset
DMSRST = 1
Caution
When bit 6 of the PMUINTREG register is set to 1, only the CPU core is reset during a RSTSW
reset cycle, and all internal peripheral units retain their current state. Software must re-initialize
or reset all peripheral units in this case.
To preserve SDRAM data during a RSTSW reset, bit 6 of the PMUINTREG register should be set
to 1 when SDRAM is used.
10.3.1 RTC reset
When the RTCRST# signal becomes active, the PMU resets all internal peripheral units including the RTC unit. It
also resets (Cold Reset) the CPU core.
In addition, the RTCRST bit in the PMUINTREG register is set to 1. After the CPU core is restarted, the RTCRST
bit must be checked and cleared to 0 by software.
For details of the timing of RTC reset, refer to
CHAPTER 5 INITIALIZATION INTERFACE
.
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