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參數(shù)資料
| 型號： | UPD46128512-E9X |
| 廠商： | NEC Corp. |
| 英文描述： | 128M-BIT CMOS MOBILE SPECIFIED RAM 8M-WORD BY 16-BIT EXTENDED TEMPERATURE OPERATION |
| 中文描述： | 128兆位CMOS移動指明內(nèi)存800萬字由16位溫度范圍 |
| 文件頁數(shù)： | 71/82頁 |
| 文件大?。?/td> | 817K |
| 代理商： | UPD46128512-E9X |
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Preliminary Data Sheet M17507EJ2V0DS
71
μ
PD46128512-X
Figure 8-14. Synchronous Burst Read – Burst Write Cycle Timing Chart (/ADV Control)
CLK (Input)
/ADV (Input)
Address (Input)
/CE1 (Input)
/WAIT (Output)
/OE (Input)
DQ (Input/Output)
/LB, /UB (Input)
/WE (Input)
t
CH
t
CL
D0
t
ACS
t
WDS
t
WDH
t
BACC
t
BDH
t
BC
t
LUH
t
BHZ
t
WES
t
CLWA
t
CSV
t
SOEH
t
ACH
t
CHV
t
AH
RL = 5
t
CHV
t
LUH
t
WEH
t
CYCLE
D
BL
Q
BL
High-Z
L
Valid
High-Z
t
VPL
t
OHZ
High-Z
t
ADWA
Remarks 1.
The above timing chart assumes Read Latency is 5 and Burst Length is 8 or 16.
Q
BL
means the latest data out of burst length. D
BL
means the latest data input of burst length.
2.
CE2 should be fixed HIGH.
3.
Valid clock edge is the rising edge.
4.
t
BC
is defined from CLK rising edge of RL
1 to /LB and /UB = LOW.
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PDF描述 |
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