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參數資料
| 型號： | UPSD3254BV-40T1 |
| 廠商： | 意法半導體 |
| 英文描述： | POWERLINE: RP30-S_DE - 2:1 Wide Input Voltage Range- 30 Watts Output Power- 1.6kVDC Isolation- Fixed Operating Frequency- Six-Sided Continuous Shield- International Safety Standard Approvals- Ul 1950 Component Recognised- Standard 50.8 x40.6x10.2mm Package- Efficiency to 90% |
| 中文描述： | 閃存可編程系統(tǒng)設備與8032微控制器核心和256Kbit的SRAM |
| 文件頁數： | 161/176頁 |
| 文件大小： | 1214K |
| 代理商： | UPSD3254BV-40T1 |
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161/176
μPSD325X DEVICES
Table 126. CPLD Macrocell Asynchronous Clock Mode Timing (3V Devices)
Symbol
Parameter
Conditions
Min
Max
PT
Aloc
Turbo
Off
Slew
Rate
Unit
f
MAXA
Maximum Frequency
External Feedback
1/(t
SA
+t
COA
)
21.7
MHz
Maximum Frequency
Internal Feedback (f
CNTA
)
1/(t
SA
+t
COA
–10)
27.8
MHz
Maximum Frequency
Pipelined Data
1/(t
CHA
+t
CLA
)
33.3
MHz
t
SA
Input Setup Time
10
+ 4
+ 20
ns
t
HA
Input Hold Time
12
ns
t
CHA
Clock High Time
17
+ 20
ns
t
CLA
Clock Low Time
13
+ 20
ns
t
COA
Clock to Output Delay
36
+ 20
– 6
ns
t
ARD
CPLD Array Delay
Any macrocell
25
+ 4
ns
t
MINA
Minimum Clock Period
1/f
CNTA
36
ns
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PDF描述 |
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參數描述 |
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