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參數(shù)資料
| 型號： | V58C2128 |
| 廠商： | Mosel Vitelic, Corp. |
| 英文描述： | HIGH PERFORMANCE 2.5 VOLT 128 Mbit DDR SDRAM |
| 中文描述： | 高性能2.5伏128兆位DDR SDRAM內(nèi)存 |
| 文件頁數(shù)： | 35/59頁 |
| 文件大?。?/td> | 948K |
| 代理商： | V58C2128 |
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35
MOSEL VITELIC
V58C2128(804/404/164)S
V58C2128(804/404/164)S Rev. 1.6 March 2002
AC Operating Conditions & Timming Specification
AC Operating Conditions
Note:
1.Vih(max) = 4.2V. The overshoot voltage duration is < 3ns at VDD.
2. Vil(min) = -1.5V. The undershoot voltage duration is < 3ns at VSS.
3. VID is the magnitude of the difference between the input level on CK and the input on CK.
4. The value of V
IX
is expected to equal 0.5*V
DDQ
of the transmitting device and must track variations in the DC level of the same.
ELECTRICAL CHARACTERISTICS AND AC TIMING for PC333/PC266/PC200 -Absolute
Specifications
(Notes: 1-5, 14-17) (0°C < T
A
< 70°C; V
DD
Q = +2.5V ±0.2V, +2.5V ±0.2V)
Parameter/Condition
Symbol
Min
Max
Unit
Note
Input High (Logic 1) Voltage, DQ, DQS and DM signals
VIH(AC)
VREF + 0.31
V
1
Input Low (Logic 0) Voltage, DQ, DQS and DM signals.
VIL(AC)
VREF - 0.31
V
2
Input Differential Voltage, CK and CK inputs
VID(AC)
0.62
VDDQ+0.6
V
3
Input Crossing Point Voltage, CK and CK inputs
VIX(AC)
0.5*VDDQ-0.2
0.5*VDDQ+0.2
V
4
AC CHARACTERISTICS
-6
-7
-75
-8
PARAMETER
SYM-
BOL
MIN
MAX
MIN
MAX
MIN
MAX
MIN MAX UNITSNOTES
Access window of DQs from CK/CK
t
AC
-0.7
0.7
-0.75
0.75
-0.75
0.75
-0.8
0.8
ns
CK high-level width
t
CH
0.45
0.55
0.45
0.55
0.45
0.55
0.45
0.55
t
CK
30
CK low-level width
t
CL
0.45
0.55
0.45
0.55
0.45
0.55
0.45
0.55
t
CK
30
Clock cycle time
CL = 2.5
t
CK (2.5)
6
12
7
12
7.5
12
8
12
ns
52
CL = 2
t
CK (2)
7.5
12
7.5
12
10
12
10
12
ns
52
DQ and DM input hold time relative to
DQS
t
DH
0.45
0.5
0.5
0.6
ns
26,31
DQ and DM input setup time relative to
DQS
t
DS
0.45
0.5
0.5
0.6
ns
26,31
DQ and DM input pulse width (for each in-
put)
t
DIPW
1.5
1.75
1.75
2
ns
31
Access window of DQS from CK/CK
t
DQSCK
-0.6
0.6
-0.75
0.75
-0.75
0.75
-0.8
0.8
ns
DQS input high pulse width
t
DQSH
0.35
0.35
0.35
0.35
t
CK
DQS input low pulse width
t
DQSL
0.35
0.35
0.35
0.35
t
CK
DQS-DQ skew, DQS to last DQ valid,
per group, per access
t
DQSQ
0.45
0.5
0.5
0.6
ns
25,26
Write command to first DQS latching tran-
sition
t
DQSS
0.75
1.25
0.75
1.25
0.75
1.25
0.75
1.25
t
CK
DQS falling edge to CK rising - setup time
t
DSS
0.2
0.2
0.2
0.2
t
CK
DQS falling edge from CK rising - hold
time
t
DSH
0.2
0.2
0.2
0.2
t
CK
Half clock period
t
HP
t
CH,
t
CL
t
CH,
t
CL
t
CH,
t
CL
t
CH,
t
CL
ns
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