- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄1971 > W83627UHG (Nuvoton Technology Corporation of America)IC I/O CONTROLLER 128-QFP PDF資料下載
參數(shù)資料
| 型號： | W83627UHG |
| 廠商： | Nuvoton Technology Corporation of America |
| 文件頁數(shù)： | 26/240頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC I/O CONTROLLER 128-QFP |
| 標(biāo)準(zhǔn)包裝： | 66 |
| 應(yīng)用： | PC，PDA |
| 接口： | LPC |
| 電源電壓： | 3.3V，5V |
| 封裝/外殼： | 128-XFQFN |
| 供應(yīng)商設(shè)備封裝： | 128-QFP（14x20） |
| 包裝： | 管件 |
| 安裝類型： | 表面貼裝 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁當(dāng)前第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁
W83627UHG
Publication Release Date: March 24, 2008
-106-
Revision 1.44
10. UART PORT
10.1 Universal Asynchronous Receiver/Transmitter (UART A, B, C, D, E, F)
The UARTs are used to convert parallel data into serial format for transmission and to convert serial
data into parallel format during reception. The serial data format is a start bit, followed by five to eight
data bits, a parity bit (if programmed) and one, one-and-a-half (five-bit format only) or two stop bits.
The UARTs are capable of handling divisors of 1 to 65535 and producing a 16x clock for driving the
internal transmitter logic. Provisions are also included to use this 16x clock to drive the receiver logic.
The UARTs also support the MIDI data rate. Furthermore, the UARTs also include a complete
modem control capability and 16-byte FIFOs for reception and transmission to reduce the number of
interrupts presented to the CPU.
10.2 Register Address
10.2.1 UART Control Register (UCR) (Read/Write)
The UART Control Register defines and controls the protocol for asynchronous data communications,
including data length, stop bit, parity, and baud rate selection.
BIT
7
6
5
4
3
2
1
0
NAME
BDLAB
SSE
PBFE
EPE
PBE
MSBE
DLS1
DLS0
DEFAULT
0
BIT
DESCRIPTION
7
BDLAB (Baud Rate Divisor Latch Access Bit).
When this bit is set to logic 1, designers
can access the divisor (in 16-bit binary format) from the divisor latches of the baud-rate
generator during a read or write operation. When this bit is set to logic 0, the Receiver
Buffer Register, the Transmitter Buffer Register, and the Interrupt Control Register can be
accessed.
6
SSE (Set Silence Enable).
A logic 1 forces the Serial Output (SOUT) to a silent state (a
logical 0). Only IRTX is affected by this bit; the transmitter is not affected.
5
PBFE (Parity Bit Fixed Enable).
When PBE and PBFE of UCR are both set to logic 1,
(1) if EPE is logic 1, the parity bit is logical 0 when transmitting and checking;
(2) if EPE is logic 0, the parity bit is logical 1 when transmitting and checking.
4
EPE (Even Parity Enable).
When PBE is set to logic 1, this bit counts the number of logic
1’s in the data word bits and determines the parity bit. When this bit is set to logic 1, the
parity bit is set to logic 1 if an even number of logic 1’s are sent or checked. When the bit
is set to logic 0, the parity bit is logic 1, if an odd number of logic 1’s are sent or checked.
3
PBE (Parity Bit Enable).
When this bit is set to logic 1, the transmitter inserts a stop bit
between the last data bit and the stop bit of the SOUT, and the receiver checks the parity
bit in the same position.
2
MSBE (Multiple Stop Bit Enable).
Defines the number of stop bits in each serial
character that is transmitted or received.
(1) If MSBE is set to logic 0, one stop bit is sent and checked.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| W83L951DG | IC EMBEDDED CNTRLR 128-LQFP |
| X90100M8IZT1 | IC DIGITAL CAPACITOR NV 8-MSOP |
| X9015WS8T1 | IC XDCP SGL 32-TAP 10K 8-SOIC |
| X9110TV14I-2.7 | IC XDCP SGL 1024TAP 100K 14TSSOP |
| X9111TV14I-2.7T1 | IC XDCP SGL 1024TAP 100K 14TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| W83628AG | 制造商:Nuvoton Technology Corp 功能描述:PCI to ISA Bus Conversion 128-Pin QFP 制造商:Nuvoton Technology 功能描述:PCI to ISA Bus Conversion 128-Pin QFP |
| W83628F | 制造商:WINBOND 制造商全稱:Winbond 功能描述:PCI TO ISA BRIDGE SET |
| W83629AG | 制造商:Nuvoton Technology Corp 功能描述:PCI to ISA Bus Conversion 48-Pin LQFP |
| W83629D | 制造商:WINBOND 制造商全稱:Winbond 功能描述:PCI TO ISA BRIDGE SET |
| W83637HF | 制造商:WINBOND 制造商全稱:Winbond 功能描述:LPC I/O |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。