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參數(shù)資料
| 型號： | W83627UHG |
| 廠商： | Nuvoton Technology Corporation of America |
| 文件頁數(shù)： | 72/240頁 |
| 文件大小： | 0K |
| 描述： | IC I/O CONTROLLER 128-QFP |
| 標(biāo)準(zhǔn)包裝： | 66 |
| 應(yīng)用： | PC，PDA |
| 接口： | LPC |
| 電源電壓： | 3.3V，5V |
| 封裝/外殼： | 128-XFQFN |
| 供應(yīng)商設(shè)備封裝： | 128-QFP（14x20） |
| 包裝： | 管件 |
| 安裝類型： | 表面貼裝 |
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W83627UHG
Publication Release Date: March 24, 2008
-148-
Revision 1.44
BIT
READ / WRITE
DESCRIPTION
0
R / W
IPD (Immediate Power Down). When set to 1, the whole chip is put into
power-down mode immediately.
CR 24h. (Global Option; Default 0100_0ss0b)
s: value by strapping
BIT
READ / WRITE
DESCRIPTION
7
Reserved.
6
R / W
CLKSEL => Input clock rate selection
= 0 The clock input on pin 18 is 24 MHz.
= 1 The clock input on pin 18 is 48 MHz. (Default)
5
Reserved.
4
R / W
Select output type of SYSFANOUT
=0 SYSFANOUT is Open-drain. (Default)
=1 SYSFANOUT is Push-pull.
3
R / W
Select output type of CPUFANOUT0
=0 CPUFANOUT is Open-drain. (Default)
=1 CPUFANOUT is Push-pull.
2
Read Only
ENKBC => Enable keyboard controller
= 0 KBC is disabled after hardware reset.
= 1 KBC is enabled after hardware reset.
This bit is read-only, and it is set or reset by a power-on strapping pin (Pin
54, SOUTA).
1
R / W
ENFDC => Enable FDC interface
= 0 FDC is enabled after hardware reset.
= 1 FDC is disabled after hardware reset.
This bit is set or reset by a power-on strapping pin (Pin 52, DTRA#).
Note 1
0
Reserved.
Note1:
Disable FDC interface
Enable FDC interface
Pin 5
CTSF#
Pin 5
DRVDEN0
Pin 6
GP64
Pin 6
INDEX#
Pin 7
DSRF#
Pin 7
MOA#
Pin 8
RTSF#
Pin 8
DSA#
Pin 9
DTRF#
Pin 9
DIR#
Pin 10
SINF
Pin 10
STEP#
Pin 11
SOUTF
Pin 11
WD#
Pin 13
DCDF#
Pin 13
WE#
Pin 14
GP63
Pin 14
TRAK0#
Pin 15
GP62
Pin 15
WP#
Pin 16
GP61
Pin 16
RDATA#
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