參數(shù)資料
型號： XA3S1600E-4FGG400Q
廠商： Xilinx Inc
文件頁數(shù)： 15/37頁
文件大小： 0K
描述： IC FPGA SPARTAN-3E 1600K 400FBGA
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3E XA
LAB/CLB數(shù)： 3688
邏輯元件/單元數(shù)： 33192
RAM 位總計： 663552
輸入/輸出數(shù)： 304
門數(shù)： 1600000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 400-BGA
供應(yīng)商設(shè)備封裝： 400-FBGA（21x21）
DS635 (v2.0) September 9, 2009
Product Specification
22
R
Clock Buffer/Multiplexer Switching Characteristics
18 x 18 Embedded Multiplier Timing
Table 23: Clock Distribution Switching Characteristics
Description
Symbol
Maximum
Units
-4 Speed Grade
Global clock buffer (BUFG, BUFGMUX, BUFGCE) I input to O-output
delay
TGIO
1.46
ns
Global clock multiplexer (BUFGMUX) select S-input setup to I0 and I1
inputs. Same as BUFGCE enable CE-input
TGSI
0.63
ns
Frequency of signals distributed on global buffers (all sides)
FBUFG
311
MHz
Table 24: 18 x 18 Embedded Multiplier Timing
Symbol
Description
-4 Speed Grade
Units
Min
Max
Combinatorial Delay
TMULT
Combinatorial multiplier propagation delay from the A and B inputs to
the P outputs, assuming 18-bit inputs and a 36-bit product (AREG,
BREG, and PREG registers unused)
-4.88(1)
ns
Clock-to-Output Times
TMSCKP_P
Clock-to-output delay from the active transition of the CLK input to valid
data appearing on the P outputs when using the PREG register(2)
-1.10
ns
TMSCKP_A
TMSCKP_B
Clock-to-output delay from the active transition of the CLK input to valid
data appearing on the P outputs when using either the AREG or BREG
register(3)
-4.97
ns
Setup Times
TMSDCK_P
Data setup time at the A or B input before the active transition at the
CLK when using only the PREG output register (AREG, BREG
registers unused)(2)
3.98
-ns
TMSDCK_A
Data setup time at the A input before the active transition at the CLK
when using the AREG input register(3)
0.23
-ns
TMSDCK_B
Data setup time at the B input before the active transition at the CLK
when using the BREG input register(3)
0.39
-ns
Hold Times
TMSCKD_P
Data hold time at the A or B input before the active transition at the CLK
when using only the PREG output register (AREG, BREG registers
unused)(2)
-0.97
TMSCKD_A
Data hold time at the A input before the active transition at the CLK
when using the AREG input register(3)
0.04
TMSCKD_B
Data hold time at the B input before the active transition at the CLK
when using the BREG input register(3)
0.05
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PDF描述
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