參數(shù)資料
型號： XA3S500E-4FTG256Q
廠商： Xilinx Inc
文件頁數(shù)： 26/37頁
文件大小： 0K
描述： IC FPGA SPARTAN-3E 500K 256FTBGA
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-3E XA
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 190
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FTBGA
DS635 (v2.0) September 9, 2009
Product Specification
32
R
Slave Parallel Mode Timing
Table 39: Timing for the Slave Parallel Configuration Mode
Symbol
Description
-4 Speed Grade
Units
Min
Max
Clock-to-Output Times
TSMCKBY
The time from the rising transition on the CCLK pin to a signal transition at the
BUSY pin
-12.0
ns
Setup Times
TSMDCC
The time from the setup of data at the D0-D7 pins to the active edge the CCLK
pin
11.0
-ns
TSMCSCC
Setup time on the CSI_B pin before the active edge of the CCLK pin
10.0
-ns
TSMCCW(2)
Setup time on the RDWR_B pin before active edge of the CCLK pin
23.0
-ns
Hold Times
TSMCCD
The time from the active edge of the CCLK pin to the point when data is last
held at the D0-D7 pins
1.0
-ns
TSMCCCS
The time from the active edge of the CCLK pin to the point when a logic level
is last held at the CSO_B pin
0
-ns
TSMWCC
The time from the active edge of the CCLK pin to the point when a logic level
is last held at the RDWR_B pin
0
-ns
Clock Timing
TCCH
The High pulse width at the CCLK input pin
5
-ns
TCCL
The Low pulse width at the CCLK input pin
5
-ns
FCCPAR
Frequency of the clock
signal at the CCLK input
pin
No bitstream
compression
Not using the BUSY pin(2)
050
MHz
Using the BUSY pin
0
66
MHz
With bitstream compression
0
20
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 6.
2.
In the Slave Parallel mode, it is necessary to use the BUSY pin when the CCLK frequency exceeds this maximum specification.
3.
Some Xilinx documents refer to Parallel modes as “SelectMAP” modes.
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PDF描述
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