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參數(shù)資料
| 型號(hào)： | XC3064L-8TQ144I |
| 廠(chǎng)商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 25/76頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 3.3V I-TEMP 144-TQFP |
| 產(chǎn)品變化通告： | XC3000(L) Discontinuation 01/Feb/2003 |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | XC3000A/L |
| LAB/CLB數(shù)： | 224 |
| RAM 位總計(jì)： | 46064 |
| 輸入/輸出數(shù)： | 120 |
| 門(mén)數(shù)： | 4500 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-TQFP（20x20） |
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R
November 9, 1998 (Version 3.1)
7-33
XC3000 Series Field Programmable Gate Arrays
7
Program Readback Switching Characteristics
Notes:
1. During Readback, CCLK frequency may not exceed 1 MHz.
2. RETRIG (M0 positive transition) shall not be done until after one clock following active I/O pins.
3. Readback should not be initiated until configuration is complete.
4. TCCLR is 5 s min to 15 s max for XC3000L.
1 TRTH
5
3
4
2
TCCL
TCCRD
TCCL
TRTCC
DONE/PROG
(OUTPUT)
X6116
RTRIG (M0)
CCLK(1)
VALID
READBACK OUTPUT
HI-Z
VALID
READBACK OUTPUT
M1 Input/
RDATA Output
Description
Symbol
Min
Max
Units
RTRIG
RTRIG High
1
TRTH
250
ns
CCLK
RTRIG setup
RDATA delay
High time
Low time
2
3
4
5
TRTCC
TCCRD
TCCHR
TCCLR
200
0.5
100
5
ns
s
Product Obsolete or Under Obsolescence
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