- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄1973 > XC3S1600E-5FGG484C (Xilinx Inc)IC FPGA SPARTAN-3E 1600K 484FBGA PDF資料下載
參數(shù)資料
| 型號(hào)： | XC3S1600E-5FGG484C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 49/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 1600K 484FBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 3688 |
| 邏輯元件/單元數(shù)： | 33192 |
| RAM 位總計(jì)： | 663552 |
| 輸入/輸出數(shù)： | 376 |
| 門數(shù)： | 1600000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA |
| 配用： | HW-XA3S1600E-UNI-G-ND - KIT DEVELOPMENT AUTOMOTIVE ECU |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁當(dāng)前第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁
Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
142
Digital Frequency Synthesizer (DFS)
Phase Alignment(4)
CLKIN_CLKFB_PHASE
Phase offset between the CLKIN and CLKFB
inputs
All
-
±200
-
±200
ps
CLKOUT_PHASE_DLL
Phase offset between DLL
outputs
CLK0 to CLK2X
(not CLK2X180)
-±[1% of
CLKIN
period
+ 100]
-±[1% of
CLKIN
period
+ 100]
ps
All others
-±[1% of
CLKIN
period
+ 200]
-±[1% of
CLKIN
period
+ 200]
ps
Lock Time
When using the DLL alone:
The time from deassertion at
the DCM’s Reset input to the
rising transition at its
LOCKED output. When the
DCM is locked, the CLKIN and
CLKFB signals are in phase
5MHz
≤ FCLKIN
≤ 15 MHz
All
-5
ms
FCLKIN > 15 MHz
-600
μs
Delay Lines
DCM_DELAY_STEP
Finest delay resolution
All
20
40
20
40
ps
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 77 and Table 104.
2.
Indicates the maximum amount of output jitter that the DCM adds to the jitter on the CLKIN input.
3.
For optimal jitter tolerance and faster lock time, use the CLKIN_PERIOD attribute.
4.
Some jitter and duty-cycle specifications include 1% of input clock period or 0.01 UI.
Example: The data sheet specifies a maximum jitter of ±[1% of CLKIN period + 150]. Assume the CLKIN frequency is 100 MHz. The
equivalent CLKIN period is 10 ns and 1% of 10 ns is 0.1 ns or 100 ps. According to the data sheet, the maximum jitter is ±[100 ps + 150 ps]
= ±250 ps.
Table 105: Switching Characteristics for the DLL (Cont’d)
Symbol
Description
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Table 106: Recommended Operating Conditions for the DFS
Symbol
Description
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Input Frequency Ranges(2)
FCLKIN
CLKIN_FREQ_FX
Frequency for the CLKIN input
0.200
333(4)
0.200
333(4)
MHz
Input Clock Jitter Tolerance(3)
CLKIN_CYC_JITT_FX_LF
Cycle-to-cycle jitter at the
CLKIN input, based on CLKFX
output frequency
FCLKFX ≤ 150 MHz
-±300
ps
CLKIN_CYC_JITT_FX_HF
FCLKFX > 150 MHz
-±150
ps
CLKIN_PER_JITT_FX
Period jitter at the CLKIN input
-±1
ns
Notes:
1.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) are used.
2.
If both DFS and DLL outputs are used on the same DCM, follow the more restrictive CLKIN_FREQ_DLL specifications in Table 104.
3.
CLKIN input jitter beyond these limits may cause the DCM to lose lock.
4.
To support double the maximum effective FCLKIN limit, set the CLKIN_DIVIDE_BY_2 attribute to TRUE. This attribute divides the incoming
clock frequency by two as it enters the DCM.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC3S400AN-4FG400I | IC FPGA SPARTAN 3AN 400FBGA |
| XC3SD1800A-4CSG484LI | IC FPGA SPARTAN 3 DSP 484CSGBGA |
| XC3SD3400A-4FGG676I | SPARTAN-3ADSP FPGA 3400K 676FBGA |
| XC4036XLA-09HQ240C | IC FPGA C 2.5V 288 I/O 240HQFP |
| XC4062XL-09HQ240C | IC FPGA C-TEMP 3.3V 240-HQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S1600E-5FGG484I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1600E-5FT256C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1600E-5FT256I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1600E-5FTG256C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1600E-5FTG256I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。