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參數(shù)資料
| 型號(hào)： | XCV812E-7FG900C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 33/118頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 900-FBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex®-E EM |
| LAB/CLB數(shù)： | 4704 |
| 邏輯元件/單元數(shù)： | 21168 |
| RAM 位總計(jì)： | 1146880 |
| 輸入/輸出數(shù)： | 556 |
| 門數(shù)： | 254016 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 900-BBGA |
| 供應(yīng)商設(shè)備封裝： | 900-FBGA |
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Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays
DS025-2 (v3.0) March 21, 2014
Module 2 of 4
17
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Boundary-Scan Mode
In the boundary-scan mode, configuration is done through
the IEEE 1149.1 Test Access Port. Note that the
PROGRAM pin must be pulled High prior to reconfiguration.
A Low on the PROGRAM pin resets the TAP controller and
no JTAG operations can be performed.
Figure 18: SelectMAP Flowchart for Write Operations
Apply Power
Release INIT
If used to delay
configuration
On first FPGA
PROGRAM
from Low
to High
Set WRITE = Low
Enter Data Source
Set CS = Low
On first FPGA
Set CS = High
Apply Configuration Byte
INIT?
High
Low
Yes
No
Busy?
Low
High
Disable Data Source
Set WRITE = High
When all DONE pins
are released, DONE goes High
and start-up sequences complete.
If no errors,
later FPGAs enter start-up phase
releasing DONE.
If no errors,
first FPGAs enter start-up phase
releasing DONE.
Once per bitstream,
FPGA checks data using CRC
and pulls INIT Low on error.
FPGA makes a final
clearing pass and releases
INIT when finished.
FPGA starts to clear
configuration memory.
For any other FPGAs
ds003_17_090602
Repeat Sequence A
Configuration Completed
Sequence A
End of Data?
Yes
No
Figure 19: SelectMAP Write Abort Waveforms
CCLK
CS
WRITE
Abort
DATA[0:7]
BUSY
DS022_46_071702
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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