參數(shù)資料
型號(hào)： XRT75L04IV
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： FOUR CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
中文描述： DATACOM, PCM TRANSCEIVER, PQFP176
封裝： 24 X 24 MM, 1.40 MM HEIGHT, LQFP-176
文件頁(yè)數(shù)： 50/57頁(yè)
文件大?。?/td> 345K
代理商： XRT75L04IV
XRT75L04
48
FOUR CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
REV. 1.0.4
0x07 (Ch 0)
0x0F (Ch 1)
0x17 (Ch 2)
0x1F (ch 3)
R/W
Jitter
Attenuator
D0
JA0_n
This bit along with JA1_n bit configures the Jitter
Attenuator as shown in the table below.
0
D1
JATx/Rx_n Setting this bit selects the Jitter Attenuator in the
Transmit Path. A “0” selects in the Receive Path.
0
D2
JA1_n
This bit along with the JA0_n configures the Jitter
Attenuator as shown in the table.
0
D3
PNTRST_n Setting this bit resets the Read and Write pointers of
the jitter attenuator FIFO.
0
D4
DFLCK_n
Set this bit to “1” to disable fast locking of the PLL.
This helps to reduce the time for the PLL to lock to
incoming frequeny when Jitter Attenuator switches
to narrow band.
0
D7-D5
Reserved
0x30 (Ch 0)
0x32 (Ch 1)
0x34 (Ch 2)
0x36 (ch 3)
RO
PRBS
COUNT
REG
PRBS COUNT REGISTER MSB
0
0x31 (Ch 0)
0x33 (Ch 1)
0x35 (Ch 2)
0x37 (ch 3)
RO
PRBS
COUNT
REG
PRBS COUNT REGISTER LSB
0
0x38
RO
PRBS
HOLDING
REG
PRBS HOLDING REGISTER
0
0x08
0x10
0x18
Reserved
T
ABLE
21: R
EGISTER
M
AP
D
ESCRIPTION
A
DDRESS
(H
EX
)
T
YPE
R
EGISTER
N
AME
BIT#
S
YMBOL
D
ESCRIPTION
D
EFAULT
V
ALUE
JA0_n
0
0
Mode
16 bit FIFO
32 bit FIFO
JA1_n
0
1
1
1
Disable Jitter
Attenuator
Disable Jitter
Attenuator
0
1
相關(guān)PDF資料
PDF描述
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