參數(shù)資料
型號: XRT8000ID
廠商: EXAR CORP
元件分類: XO, clock
英文描述: Clock Synchronizer/Adapter for Communications
中文描述: 2.048 MHz, OTHER CLOCK GENERATOR, PDSO18
封裝: 0.300 INCH, SOIC-18
文件頁數(shù): 12/24頁
文件大?。?/td> 513K
代理商: XRT8000ID
XRT8000
12
Rev. 1.11
CR4 Register (Power On State = “00000”)
SEL24~SEL20:
These bits control the frequency multiplier “K” for the
PLL2, after selecting Kx56, Kx64 or DATA mode through
register CR1 (1 < K < 32).
Table 5
provides the settings for SEL24~20 bits to
generate harmonic of 56kHz, 64kHz or 1.2kHz at the
output of PLL2.
PLL2 Output Frequency (kHz)
Kx56 MODE
56
112
168
224
280
336
392
448
504
560
616
672
728
784
840
896
952
1008
1064
1120
1176
1232
1288
1344
1400
1456
1512
1568
1624
1680
1736
1792
SEL24~SEL20
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
10000
10001
10010
10011
10100
10101
10110
10111
11000
11001
11010
11011
11100
11101
11110
11111
K factor
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
Kx64 MODE
64
128
192
256
320
384
448
512
576
640
704
768
832
896
960
1024
1088
1152
1216
1280
1344
1408
1472
1536
1600
1664
1728
1792
1856
1920
1984
2048
DATA MODE
1.2
2.4
4.8
7.2
9.6
12
14.4
16.8
19.2
21.6
24
26.4
28.8
31.2
33.6
36
38.4
40.8
43.2
43.2
43.2
43.2
43.2
43.2
43.2
43.2
43.2
43.2
43.2
43.2
43.2
43.2
Note
:
This table applies to forward or slave forward mode only
Table 5. CR4 Register
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PDF描述
XRT8000 Clock Synchronizer/Adapter for Communications(用于通訊的時(shí)鐘同步設(shè)備/調(diào)整器)
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