參數(shù)資料
型號(hào)： ZL50015QCC1
廠商： ZARLINK SEMICONDUCTOR INC
元件分類： 路由/交換
英文描述： Enhanced 1 K Digital Switch with Stratum 4E DPLL
中文描述： TELECOM, DIGITAL TIME SWITCH, PQFP256
封裝： 28 X 28 MM, 1.40 MM HEIGHT, LEAD FREE, MS-026BJC, LQFP-256
文件頁(yè)數(shù)： 61/122頁(yè)
文件大?。?/td> 926K
代理商： ZL50015QCC1
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ZL50015
Data Sheet
61
Zarlink Semiconductor Inc.
Bit
Name
Description
15 - 11
Unused
Reserved.
In normal functional mode, these bits
MUST
be set to zero.
10
FP19EN
19.44 MHz Frame Pulse Output Enable. (For FPo_OFF2 only)
This bit is a reserved bit for FPo_OFF0 and FPo_OFF1, and MUST be set to
zero.
When this bit is high, FPo_OFF2 is negative frame pulse output corresponding to
19.44 MHz without channel offset.
When this bit is low, FPo_OFF2 is output frame pulse with channel offset.
9 - 2
FOF[n]OFF7 - 0
FPo_OFF[n] Channel Offset
The binary value of these bits refers to the channel offset from original frame bound-
ary. Permitted channel offset values depend on bits 1-0 of this register.
1 - 0
FOF[n]C1 - 0
FPo_OFF[n] Control bits
Note: [n] denotes output offset frame pulse from 0 to 2.
Table 22 - FPo_OFF[n] Register (FPo_OFF[n]) Bits
External Read/Write Address: 0005
H
- 0007
H
Reset Value: 0000
H
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
0
0
0
0
0
FP19
EN
FOF[n]
OFF7
FOF[n]
OFF6
FOF[n]
OFF5
FOF[n]
OFF4
FOF[n]
OFF3
FOF[n]
OFF2
FOF[n]
OFF1
FOF[n]
OFF0
FOF[n]
C1
FOF[n]
C0
FOF[n]C
1-0
Data Rate
(Mbps)
FPo_OFF[n]
Pulse Cycle Width
FOF[n]OFF7 - 0
Permitted
Channel Offset
Polarity
Control
Position
Control
00
2.048
one 4.096 MHz clock
0 - 31
FPO0P
FPO0POS
01
4.096
one 8.192 MHz clock
0 - 63
FPO1P
FPO1POS
10
8.192
one 16.384 MHz clock
0 - 127
FPO2P
FPO2POS
11
16.384
one 16.384 MHz clock
0 - 255
FPO2P
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